基于CPLD的PWM发生器设计
基于CPLD的PWM发生器设计
越 多 的重 视 。用 Ｃ Ｌ Ｐ Ｄ来 设 计Ｐ ＷＭ 发 生器 将 会 简 化 控 制 系统 的 硬 件 和 软 件 设 计 ，获 得 更 高 的 开 关 频 率 ，减 少 微处 理器 的计算 工作 量 。
Ｖ ＨＤＬ 有 与具 体硬 件 电路 无 关 和与设 计 平 台 具
实现 ，其原 理简单 。基于ＣＰ Ｄ Ｌ 的ＰＷＭ发 生器将 会简化控制 系统 的硬件和 软件设计 ，获得更 高的开 关频率 ，其应用这将大大简化直流 电机控制 系统的设计并且改善系统的控制性 能。 关键词 ：Ｈ ；Ｐ 桥 ＷＭ发生器 ；Ｃ Ｌ Ｐ Ｄ；Ｖ Ｄ Ｈ Ｌ；Ｍａ ＋ Ｐｌ ｌ ｘ ｕ ｌ ｓ
发 效 率高 ，成 本低 ，可靠 性 好 。近 年 来 ，ＣＰ Ｄ在 Ｌ
电机 控 制 系统 中 的 应用 收到 了 系统 设 计 人 员越 来
Ｐ ＷＭ变 换 器 电 路 有 多种 形 式 ，可分 为 可 逆 和
不 可 逆两 大类 。其 中 可逆 Ｐ ＷＭ变 换 器 主 电路 有 多
种 形式 ，最 常用 的是 桥 式 （ Ｈ形 ） 电路 。桥 式变 换 器 在 许 多动 力 系统 中得 到 了 广泛 的 应 用 （ 直 流 如
｛｛Ｉ ／ Ｄ， １ ３ ｝ Ｄ Ｖ／ ｌ’ ４
图 １桥 式变 换 器 原理 图
础 上 ，本 文 采 用 了一 种 巧 妙 的 方 法 来 设 计 ，其 原 理简 单 ，程 序容 易实 现 。
Ｐ ＷＭ信 号 发 生器 一 般 是 通过 模 拟 电路 或者 是
收稿 日期：２ １－ ３ ４ ０ ０ ０ －２ 作者简介：耿伟松 （ ９ ０ １９ 一），男，江苏连云港人 ，本科在读 ，研究方 向为 电气工程 及 自动化 。 第 ３卷 ２ 第６ 期 ２ １— ［５】 ００ ６ １１
基于CPLD的全数字PWM的设计
Abstract : A circuit scheme of digital pulse width modulator is introduced. The working principles of the circuit are ana2
lyzed in detail. The simulation and experiment results are presented. The practical application shows that the circuit is
控制 、电力电子等领域 。
参考文献 :
[ 1 ]Benjamin J Patella , Aleksandar Prodic ,Art
Zirger ,et al. High frequency digital controller
IC for DC/ DC converters[J ] . IEEE Transa-
系统有效地克服了模拟伺服控制系统中常有 的爬行现象 ,并且利用 CPLD 的在系统编程功能 ,可 满足不同应用场合对直流调速控制精度的要求 。
6 结论
综上所述 ,本文提出的 PWM 实现电路 ,具有结 构简单 、控制精度高的优点 , 此外由于 CPLD 具备 在线多次编程功能 , 因此只需稍微改变 CPLD 中的 程序 , 就可满足不同精度要求的场合 , 应用于自动
占空比数据信号低 5 位 , D[ 7 : 5] 为占空比数据 信号高 3 位 , 用二进制格式表示 ; clk 为全局时钟 信号 , 其频率是 fclk ; PWM 为电路输出信号 , 其频 率是 fpwm ;仿真条件为时钟频率是 10 MHz ,数据位 宽 n = 8。
仿真时 ,使 PWM连续输出波形占空比为0. 125 , 0. 25 , 0. 375 , 0. 5 , 0. 625 , 0. 75 和 0. 875。根据公式 (2) , 可以得出相对应的占空比数据 Value (二进制) 分别为 00100000、01000000、01100000、10000000、 10100000 、11000000 、11100000 。
基于CPLD的级联型多电平变频器脉冲发生器的设计
基于CPLD的级联型多电平变频器脉冲发生器的设计
1 引言
近年来,多电平变换器成为电力电子研究的热点之一,它主要面向中压大功率的应用场合。
目前,有三种基本的多电平变换器拓扑结构[1]：①二极管箝位型;
②飞跨电容型;③级联型。
几种拓扑结构各有其优缺点,但相对而言,级联型多电平变频器具有更独特的优点,它的结构如图1 所示。
它无需箝位二极管和电容,易于封装,不存在电容电压平衡问题,可采用砜关技术，以避免笨重耗能的阻容吸收电路。
本文主要介绍基于载波移相调制方法的级联型三相五电平变频器的PWM 脉冲发生器的实现方法。
图1 三相五电平变频器结构图
2 载波移相SPWM 技术
所谓移相式PWM 技术就是将调制波和载波的频率固定不变,调制波的相位
也保持恒定,而只调整载波的相位,从而产生SPWM 信号。
将不同载波相位下的SPWM 信号进行线性组合,达到消除谐波、提高输出功率的目的。
可以证明,当相移时（α为同相的各单元的载波的移相角度,N 为级联单元个数）[2],输出谐波频率增大到2N 倍,更易于滤除。
对于三相五电平变频器,N=2,所以同相级联两单元的载波相差90 度。
如图2 所示,其中A11 与
图2 三相五电平变频器的A 相
A14 载波互差180 度,A11 与A21 的载波互差90 度,而A21 与A24 的载波互差180 度。
A1 与A2 串联后的输出电压
由（1）式可知UA 不再包含2F±1次以下的谐波,仅包含2F±1以上的谐波。
而当级联数为N 时,则NF±1以下的谐波均被滤去。
基于CPLD的高精度可调脉冲信号发生器研制
基于CPLD的高精度可调脉冲信号发生器研制樊多盛;施韶华;李孝辉【摘要】为满足精密时间间隔测量设备的测试需要,研制了一种时间间隔可调的高精度脉冲信号发生器.利用计算机串口控制的方式,结合复杂可编程逻辑器件(CPLD)集成度高、可靠性好及工作速度快的优点,采用Altera公司的设计软件Quartus Ⅱ进行设计仿真及实现.仿真与实测实验表明,该脉冲信号发生器不仅可以产生单路可调脉冲信号,而且能产生多路可调脉冲信号,产生的单路秒脉冲信号的1s取样Allan 方差为1.84×10-11;产生的时间间隔为100 ns的多路脉冲信号的1s取样Allan 方差为2.36×10-11,2路信号之间的时间间隔数据系列的峰-峰值为101ps,可以满足多通道时间间隔测量设备测试要求的稳定度与准确度.【期刊名称】《时间频率学报》【年(卷),期】2014(000)001【总页数】9页(P25-33)【关键词】脉冲信号发生器;复杂可编程逻辑器件(CPLD);时间间隔【作者】樊多盛;施韶华;李孝辉【作者单位】中国科学院国家授时中心,西安710600;中国科学院时间频率基准重点实验室,西安710600;中国科学院大学,北京100049;中国科学院国家授时中心,西安710600;中国科学院时间频率基准重点实验室,西安710600;中国科学院国家授时中心,西安710600;中国科学院时间频率基准重点实验室,西安710600【正文语种】中文【中图分类】TN782在评估测试多通道时间间隔测量设备时，需要一个稳定性好准确度高的时间间隔可调的脉冲信号发生器[1-3]。
然而，目前市场上大部分脉冲信号发生器的稳定度与准确度及通道数量不满足产生测试信号的要求。
本文研制的高精度可调脉冲信号发生器，是在外部提供参考信号（如常见的5，10，100 MHz等）的条件下，使用可编程逻辑器件CPLD实现的多路可调脉冲信号发生器，可为多通道时间间隔测量设备提供测试信号。
一种基于CPLD的宽可调PWM信号发生器
一种基于CPLD的宽可调PWM信号发生器
熊承义;孙奉娄
【期刊名称】《中南民族大学学报（自然科学版）》
【年(卷),期】2001(020)003
【摘要】介绍了自行研制的利用基于复杂可编程逻辑器件(CPLD),实现的一种频率宽可调、高频调制的PWM信号发生器.该PWM信号的频率在1～2kHz可调,并调制在3～100kHz任意可调的高频脉冲上;其死区时间可调,且实现了2路信号输出互锁.
【总页数】3页(P9-11)
【作者】熊承义;孙奉娄
【作者单位】中南民族学院电子信息工程学院;中南民族学院电子信息工程学院【正文语种】中文
【中图分类】TN787
【相关文献】
1.基于CPLD的软开关H桥PWM控制信号发生器设计 [J], 刘刚;白旭岐;乔鑫
2.基于CPLD和PWM技术的信号发生器设计 [J], 孟繁明
3.基于CPLD的数字PWM信号发生器的设计 [J], 滕旭东;王弘辉;傅友登
4.一种频率占空比独立可调的PWM信号发生器的设计与仿真 [J], 盛奋华
5.基于CPLD的PWM信号发生器设计 [J], 罗小巧;廖小芳
因版权原因，仅展示原文概要，查看原文内容请购买。
基于CPLD的PWM控制电路设计说明
2008 年 08 月 04 日
社区交流
介绍了利用硬件描述语言 VHDL 设计的一种基于 CPLD 的 PWM 控制电路，该ＰＷＭ控制电路具有 PWM 开关频率可调，同侧２路信号互锁、延时时间可调、接口简单等特点，可应用于现代直流伺服 系统。
在直流伺服控制系统中,通过专用集成芯片或中小规模的数字集成电路构成的传 统 PWM 控制电路往往存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周 期长等缺点 因此 PWM 控制电路的模块化、集成化已成为发展趋势.它不仅可以使系统 体积减小、重量减轻且功耗降低,同时可使系统的可靠性大大提高.随着电子技术的发 展,特别是专用集成电路(ASIC)设计技术的日趋完善,数字化的电子自动化设计(EDA) 工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图 设计系统工程的诸多不便.针对以上情况,本文给出一种基于复杂可编程逻辑器件(CPL D)的 PWM 控制电路设计和它的仿真波形. 1 PWM 控制电路基本原理
‘0'; Q<=Qs; cao<=reset or caolock; end a_counter;
在原理图中,延迟模块必不可少,其功能是对 PWM 波形的上升沿进行延时,而不影响 下降沿,从而确保桥路同侧不会发生短路.其模块的 VHDL 程序如下:
entity delay is port(clk: in std_logic; input: in std_logic_vector(1 downto 0); output:out std_logic_vector(1 downto 0) end delay; architecture a_delay of delay is
基于CPLD的多电平逆变器的驱动脉冲发生电路的设计
摘要本文主要介绍了多电平逆变器的发展情况和拓扑结构。
其中级联式多电平逆变器因其直流侧采用相互分离的直流电源，不存在电压均衡问题，而且其H桥单元结构的模块化设计更适合于5电平以上的多电平逆变场合。
因此，本论文以五电平逆变器单桥臂为应用对象。
对于超过三电平的电路结构，现有的嵌入式处理器本身提供的PWM通道显然不够用，而CPLD具有I/O口多、设计灵活、规模大和速度快的优点，可以满足多电平的需要。
为此本文采用CPLD设计了多电平变换器用脉冲发生器实现方案。
其中硬件部分采用PROTEL软件来进行原理设计和PCB制作，软件部分采用QUARTUS软件工具，利用VHDL等硬件描述语言完成PWM脉冲生成的程序的编程，并对软硬件进行了调试，提高了集成度，降低开发成本，提高了系统的可靠性。
关键词：多电平逆变器，PWM，VHDL，CPLDABSTRACTThis paper introduces the multi-level inverter and the development of topology. Which cascaded multi-level inverter DC side of their mutual separation using DC power, there is no voltage balancing problem, and its modular unit structure H bridge design is more suitable for more than 5 levels of multi-level inverter occasions. Therefore, this thesis single five-level inverter bridge arm for the application object. For more than three-level circuit structure, the existing embedded processor itself the PWM channel is clearly not enough, the CPLD is I / O port and more flexible design of the scale and speed advantages of multi-level meet the needs. To this end this paper, CPLD design of power converters using pulse generator implementations. The hardware part of the principle of using PROTEL software for PCB design and production, quartus software tools applied to the software, using VHDL hardware description language such as PWM pulse generated by the completion of the programming, and debugging software and hardware, improved integration, reduced development costs, improve system reliability.KEY WORDS：Multi-level inverter, PWM, VHDL, CPLD目录1 绪论 (1)1.1多电平逆变器的发展背景 (1)1.2多电平逆变器PWM控制技术的研究现状 (5)1.3 本课题的研究内容及意义 (5)2系统总体方案介绍 (7)2.1总体方案介绍 (7)2.2系统整体框图 (9)2.3小结 (9)3系统硬件设计 (11)3.1模块介绍 (11)3.2 硬件电路板设计 (15)3.3小结 (19)4系统的软件设计 (20)4.1 编程环境简介 (20)4.2 软件设计思路 (21)4.3 各个软件模块介绍 (21)4.4编制的软件总图 (25)4.5小结 (25)5系统软硬件调试 (26)5.1 仿真验证 (26)5.2引脚分配 (27)5.3 下载验证 (27)5.4 实验结果 (28)6 结论 (30)6.1总结 (30)6.2展望 (30)参考文献 (31)致谢 (33)1 绪论1.1多电平逆变器的发展背景近年来，多电平逆变器在高压大功率场合的应用受到越来越多的关注，各种电路拓扑结构及控制方法纷纷被提出和研究。
基于CPLD多波形信号发生器设计说明
第一章绪论1.1研究容及意义高精度的信号源对通信系统、电子对抗以及各种电子测量技术十分重要。
随着电子技术的发展,对信号源频率的准确度、稳定度,以及频谱纯度等方面要求越来越高。
传统的信号发生器由于波形精度低,频率稳定性差等缺点,已经不能满足许多实际应用的需要。
本系统设计的函数发生器是以可编程逻辑器件CPLD为核心，采用直接频率合成技术，通过数模转换电路，构成一个精度较高，波形稳定的函数信号发生器。
较传统的频率合成技术相比,直接频率合成技术（Direct Digital Synthesis，简称DDS），具有频率分辨率高、频率转变速度快、输出相位连续、相位噪声低、可编程和全数字化、便于集成等突出优点,使其得到越来越广泛的应用,成为众多电子系统中不可缺少的组成部分。
在现代电子技术中，信号源在各种实验应用和实验测试处理中应用非常广泛作，为激励源，仿真各种测试信号。
本文根据信号波形的产生特点，采用基于 CPLD/FPGA 的 VHDL 硬件描述语言，仿真实现了多波形发生器的设计。
仿真结果输出较高精度、稳定的波形信号，可以满足测量或各种实际需要，方便、简易实用。
1.2国外研究概况传统的波形发生器多采用模拟电路或单片机或专用芯片，由于成本高或控制方式不灵活或波形种类少不能满足实际需求。
目前市场上的数字信号发生器主要采用直接数字合成技术，这种波形发生器不仅可以产生可变频的载频信号、各种调制信号，同时还能和计算机配合产生用户自定义的有限带宽的任意信号，可以为多领域的测试提供宽带宽、高分辨率的测试信号。
从目前发展状况来看，国外数字信号发生器的研制和生产技术已经较为成熟。
国市场上的波形发生器，其电路形式有采用运放及分立元件构成；也有采用单片集成的函数发生器，而在现代电子系统设计中， DDS技术发展迅速，由于其易于单片集成，积小，价格低，功耗小，因此其应用也越来越广泛。
并且在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第32卷 第6期 2010-6【151】基于CPLD的PWM发生器设计A PWM generator designed with CPLD耿伟松，于海东GENG Wei-song, YU Hai-dong（扬州大学 能源与动力工程学院，扬州 225009）摘 要：H形桥式变换器在多种动力系统中有着广泛的应用。
在电机控制中，H桥中开关的控制一般采用PWM控制技术。
采用VHDL硬件描述语言设计了基于CPLD的PWM发生器，并使用Max+PlusⅡ进行仿真验证，仿真结果验证了设计的正确性。
设计中采用了一种巧妙的方法来实现，其原理简单。
基于CPLD的PWM发生器将会简化控制系统的硬件和软件设计，获得更高的开关频率，其应用这将大大简化直流电机控制系统的设计并且改善系统的控制性能。
关键词：H桥；PWM发生器；CPLD；VHDL；Max+ Plus Ⅱ中图分类号：TM383.6 文献标识码：B 文章编号：1009-0134(2010)06-0151-03Doi: 10.3969/j.issn.1009-0134.2010.06.500 引 言自从全控型电力电子器件问世以后，就出现了采用脉冲宽度调制的高频开关控制方式，形成了直流P W M 调速系统[1]。
脉宽调制变换器的作用是：用脉冲宽度调制的方法，把恒定的直流电源电压调制成频率一定、宽度可变的脉冲电压序列，从而改变平均输出电压的大小，以调节电机转速。
PWM变换器电路有多种形式，可分为可逆和不可逆两大类。
其中可逆PWM变换器主电路有多种形式，最常用的是桥式（H形）电路。
桥式变换器在许多动力系统中得到了广泛的应用（如直流驱动，直流-交流逆变器，开关电源等等）。
1 PWM 发生器的设计桥式变换器应用在直流电机调速系统中的主要电路结构如图1所示，开关控制基本上采用PWM技术。
图1 桥式变换器原理图PWM信号发生器一般是通过模拟电路或者是基于微处理器的软件控制技术来实现，但随着高速开关器件的涌现，对于复杂的调制技术，即使采用最先进的DSP（数字信号处理器）也很难实现。
随着超大规模集成电路的集成度和工艺水平的不断提高，专用集成电路ASIC的设计成本在不断降低。
CPLD/FPGA是实现ASIC的主流器件，它们具有极大的灵活性和通用性，工作速度快，开发效率高，成本低，可靠性好。
近年来，CPLD在电机控制系统中的应用收到了系统设计人员越来越多的重视。
用CPLD来设计PWM发生器将会简化控制系统的硬件和软件设计，获得更高的开关频率，减少微处理器的计算工作量。
VHDL具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面表现了强大的生命力和应用潜力[2]，因此本文选用VHDL语言进行编程，用一片CPLD设计了PWM发生器。
由于桥式PWM变换器的工作状态是确定的，所以采用状态机方式来编程[3]也是情有可原，虽然只有六个状态，但其程序实现起来是很复杂的。
用数字比较器代替模拟比较器、用线性计数器代替锯齿波发生器来产生PWM信号[4,5]的设计方法也很繁琐。
在分析了桥式PWM变换器工作原理的基础上，本文采用了一种巧妙的方法来设计，其原理简单，程序容易实现。
收稿日期：2010-03-24作者简介：耿伟松（1990－），男，江苏连云港人，本科在读，研究方向为电气工程及自动化。
【152】 第32卷 第6期2010-6图2为所设计的P W M 发生器端口图，各引脚主要功能如下：R E S E T ：复位信号，输入，高电平有效，复位后发生器处于初始状态。
CLK：时钟信号，输入，用来接收外部时钟电路产生的信号。
WR：写信号，输入，低电平有效。
若其有效，则装入计数器初值。
EN：使能信号，输入，高电平有效。
若其有效，则计数器开始计数。
PWMH：输出信号，控制图1中的开关S1和S4。
若PWMH=’1’，则开关闭合，否则断开。
PWML：输出信号，控制图1中的开关S2和S3。
若PWML=’1’，则开关闭合，否则断开。
HCNT：HCNT计数器的数据输入端口，宽度3位。
其初值的大小决定PWMH信号的作用时间。
LCNT：LCNT计数器的数据输入端口，宽度3位。
其初值的大小决定PWML信号的作用时间。
DCNT：DCNT计数器的数据输入端口，宽度2位。
其初值的大小决定死区的持续时间。
为避免图1中处于同一个桥臂的两个开关S1、S3或者S2、S4的同时导通所引起的短路，特设置此间隔时间。
若该PWM信号发生器应用在基于微处理器的电机控制系统中，则HCNT、LCNT、DCNT等三个数据端口共8位与微处理器的数据总线连接。
三个端口的宽度可根据实际应用灵活修改。
三个计数器均为减法计数器。
图3是PWM发生器的设计流程图，VHDL源程序清单如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PWM ISGENERIC(M:INTEGER:=3;N:INTEGER:=2);P O R T (C L K ,R E S E T ,W R ,E N :I N S T D _LOGIC;H C N T ,L C N T :I N S T D _L O G I C _VECTOR(M-1 DOWNTO 0);DCNT:IN STD_LOGIC_VECTOR(N-1 DOWNTO 0);PWMH,PWML:OUT STD_LOGIC);END PWM;ARCHITECTURE behav OF PWM ISSIGNAL HCNT_DTA,LCNT_DTA:STD_LOGIC_VECTOR(M-1 DOWNTO 0);SIGNAL DCNT_DTA:STD_LOGIC_VECTOR(N-1 DOWNTO 0);BEGINPROCESS(CLK,RESET,WR)V A R I A B L E H C N T _V A R ,L C N T _VAR:STD_LOGIC_VECTOR(M-1 DOWNTO 0);V A R I A B L E D C N T _V A R 1,D C N T _VAR2:STD_LOGIC_VECTOR(N-1 DOWNTO 0);BEGINIF RESET = '1' THEN --复位后，发生器进入初始状态PWMH <= '0'; PWML <= '0';ELSIF CLK'EVENT AND CLK = '1'THEN图2 PWM发生器端口图图3 PWM发生器设计流程图第32卷 第6期 2010-6【153】IF WR ='0' THEN --WR有效，则装入计数初值HCNT_DTA <= HCNT; LCNT_DTA <= LCNT; DCNT_DTA <= DCNT; HCNT_VAR := HCNT_DTA; LCNT_VAR := LCNT_DTA;DCNT_VAR1 := DCNT_DTA; DCNT_VAR2 := DCNT_DTA;ELSIF EN='1' THEN --EN有效，则计数器开始计数IF HCNT_VAR >= 1 THEN PWMH <= '1';HCNT_VAR := HCNT_VAR-1; ELSIF DCNT_VAR1 >= 1 THEN PWMH <= '0';DCNT_VAR1 := DCNT_VAR1-1; ELSIF LCNT_VAR >= 1 THEN PWML <= '1';LCNT_VAR := LCNT_VAR-1; ELSIF DCNT_VAR2 >= 1 THEN PWML <= '0';DCNT_VAR2 := DCNT_VAR2-1; IF DCNT_VAR2 = 0 THEN HCNT_VAR := HCNT_DTA; LCNT_VAR := LCNT_DTA; DCNT_VAR1 := DCNT_DTA; DCNT_VAR2 := DCNT_DTA; END IF; END IF; END IF; END IF; END PROCESS;END behav;上述程序在ALTERA公司的MAX+plus II 10.2环境下编译通过，适配的CPLD器件为ALTERA公司的EPM7032LC44-6，仿真结果如图4所示。
图4中对2组计数初值进行了仿真，第1组中HCNT、L C H T 、D C H T 的计数值分别为7、2、1，则P W M H 、P W M L 的作用时间为7个和2个时钟周期，结合图1可知电机上获得的平均电压为正值，电机正转；第2组中H C N T 、L C H T 、D C H T 的计数值分别为2、7、1，则P W M H 、P W M L 的作用时间为2个和7个时钟周期，可知电机上获得的平均电压为负值，电机反转。
一个PWM开关周期是7+2+1+1=11个时钟周期。
改变HCNT和LCNT的计数初值，则可改变施加在电机上的平均电压及极性，从而实现电机的调速和可逆运转。
由此可看出本文的设计是正确的。
图4 仿真波形图2 结论由于CPLD的I/O引脚多、规模大、支持重复擦写，因此只要在此基础上修改完善即可实现不同功能的PWM发生器，本文所采用的设计方法也适用于交流电机调速系统中SVPWM发生器的设计。
本文所设计的PWM发生器很容易与微处理器连接，这种基于CPLD的设计方法，可使得电机控制系统的外围电路变得非常简洁，系统的可靠性和性能大大提高。
在近期内，微处理器与CPLD/FPGA 仍有很强的互补性[6]，但从长远来看，在大部分的电子设计领域，微处理器、A/D、D/A 和RAM 等必将以各种软硬核的形式统一于CPLD/FPGA 中，片上系统SoC已成为电子设计的趋势。
目前广泛应用的基于微处理器的电机控制系统今后可采用全硬件来实现，从而克服微处理器速度慢、复位慢，且不可靠，程序易“跑飞”等致命弱点。
参考文献：[1] 陈伯时.电力拖动自动控制系统－运动控制系统(第3版)[M].北京:机械工业出版社,2003.[2] 潘松,黄继业.EDA技术实用教程(第3版)[M].北京:科学出版社,2006.[3] Alexander Arbit,Dan Pritzker,Alon Kuperman,and RaulRabinnovici.A DSP-Controlled PWM Generator using Field Programmable Gate Array[C].Proc. IEEE Convention of Electrical and Electronics Engineers, 2004:325-328.[4] 冯小平,张林,赵焕军.一种基于CPLD实现的数字化PWM波形产生器[J]. 现代电子技术,2003(3):71-72.[5] 铁勇,郭改枝,李媛,等.基于CPLD控制的直流电机PWM控制器的设计[J ].内蒙古大学学报(自然科学版),2006(6):667-671.[6] 陈祥涛,张前进.基于单片机与CPLD的步进电机PWM驱动技术[J].现代电子技术,2008,31(5):113-115.。