实验2 分频电路和数字时钟
多功能数字钟电路设计实验报告
多功能数字钟电路设计实验报告实验目的：设计一个多功能数字钟电路，能够显示当前时间，并具备闹钟、秒表和计时等功能。
实验原理：1. 数码管显示：使用4位共阴极数码管进行显示，采用BCD码方式输入。
2. 按键输入：使用按键进行时间的调节和选择功能。
3. 时钟频率：使用晶体振荡器提供系统时钟，通过分频电路控制时钟频率。
实验器材：1. 4位共阴极数码管2. 按键开关3. 74LS90分频器4. 时钟晶体振荡器5. 耐压电容、电阻等元件6. 电路连接线实验步骤：1. 连接电路：根据电路原理图，将数码管、按键开关、74LS90分频器、晶体振荡器等连接起来，注意接线正确。
2. 编写程序：根据实验要求，编写相应的程序，实现时钟、闹钟、秒表和计时等功能。
3. 调试电路：将电路通电并运行程序，观察数码管的显示情况和按键功能是否正常。
4. 测试功能：分别测试多功能数字钟的时钟、闹钟、秒表和计时等功能，确保功能正常。
5. 完善实验报告：根据实验结果和观察情况，完善实验报告，并附上电路原理图、程序代码等。
实验结果：经过调试和测试，多功能数字钟电路能够正常显示时间，并具备时钟、闹钟、秒表和计时功能。
使用按键进行时间调节和功能选择，数码管根据不同功能进行相应的显示。
实验总结：通过本次实验，我掌握了多功能数字钟电路的设计原理和实现方法，并且了解了数码管显示、按键输入、时钟频率控制等相关知识。
实验过程中，我发现电路连接正确性对功能实现起到关键作用，同时合理编写程序也是确保功能正常的重要环节。
通过实验，我对数字电路的设计和实现有了一定的了解，并且培养了动手实践和解决问题的能力。
数字时钟实验报告
数字时钟实验报告一、实验目的本次数字时钟实验的主要目的是设计并实现一个能够准确显示时、分、秒的数字时钟系统，通过该实验，深入理解数字电路的原理和应用，掌握计数器、译码器、显示器等数字电路元件的工作原理和使用方法，提高电路设计和调试的能力。
二、实验原理1、时钟脉冲产生电路时钟脉冲是数字时钟的核心，用于驱动计数器的计数操作。
本实验中，采用石英晶体振荡器产生稳定的高频脉冲信号，经过分频器分频后得到所需的秒脉冲信号。
2、计数器电路计数器用于对时钟脉冲进行计数，分别实现秒、分、时的计数功能。
秒计数器为 60 进制，分计数器和时计数器为 24 进制。
计数器可以由集成计数器芯片（如 74LS160、74LS192 等）构成。
3、译码器电路译码器将计数器的输出编码转换为能够驱动显示器的信号。
常用的译码器芯片有 74LS47（用于驱动共阳数码管）和 74LS48（用于驱动共阴数码管）。
显示器用于显示数字时钟的时、分、秒信息。
可以使用数码管（LED 或 LCD）作为显示元件。
三、实验器材1、集成电路芯片74LS160 十进制计数器芯片若干74LS47 BCD 七段译码器芯片若干74LS00 与非门芯片若干74LS10 三输入与非门芯片若干2、数码管共阳数码管若干3、电阻、电容、晶振等无源元件若干4、面包板、导线、电源等四、实验步骤1、设计电路原理图根据实验原理，使用电路设计软件（如 Protel、Multisim 等）设计数字时钟的电路原理图。
在设计过程中，要合理布局芯片和元件，确保电路连接正确、简洁。
按照设计好的电路原理图，在面包板上搭建实验电路。
在搭建电路时，要注意芯片的引脚排列和连接方式，避免短路和断路。
3、调试电路接通电源，观察数码管是否有显示。
如果数码管没有显示，检查电源连接是否正确，芯片是否插好。
调整时钟脉冲的频率，观察秒计数器的计数是否准确。
如果秒计数器的计数不准确，检查分频器的连接是否正确，晶振的频率是否稳定。
二分频电路实验报告参考模板
实验二⒈原理图输入设计分频电路一、实验目的：用D触发器设计一个2分频电路在此基础上，设计一个4分频和8分频电路。
二、原理说明：用D触发器设计一个2分频电路，封装元件，串联元件可生成4分频和8分频电路。
三、实验内容：用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
四、实验环境：计算机、Quartus II 软件。
五、实验流程：用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
六、实验步骤：1.用D触发器设计一个2分频电路，封装元件，并做波形仿真。
（1）2分频电路原理图：图1.1 2分频电路原理图（2）综合报告：图1.2 综合报告（3）功能仿真波形图：图1.3功能仿真波形图：时序仿真波形图:图1.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：图1.5 时钟至输出延时图1.6 最大工作频率（5）封装元件：图1.6 元件封装图2. 利用2分频电路元件设计4分频电路，并做波形仿真。
（1）4分频电路原理图：图2.1 4分频电路原理图（2）综合报告：图2.2 综合报告（3）功能仿真波形图：图2.3 功能仿真波形图时序仿真波形图：图2.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：图2.5最大工作频率图2.6时钟至输出延时3. 利用2分频电路元件设计8分频电路，并做波形仿真。
（1）8分频电路原理图：图3.1 8分频电路原理图（2）综合报告：图3.2 综合报告（3）功能仿真波形图：图3.3功能仿真波形图时序仿真波形图：图3.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：图3.5 最大工作频率图 3.6时钟至输出延时2.原理图输入设计简单数字钟电路一、实验目的：设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。
实验二 分频电路设计
实验二分频电路设计
实验要求
用两种方法实现１２／２４分频电路
输入信号：iclk //输入时钟
rst_ //复位信号
select //模式选择，“1”为12分频电路，“0”为24分频电路
输出信号：oclk //分频后的输出时钟
以实验板上LED灯的亮灭表示输出信号的高低电平的变化。
实验步骤：
（１）．采用两种不同方法编写该分频电路的Verilog HDL源代码；
（２）．完成逻辑验证（包括时序仿真，波形图的验证等等）；
（３）．绑定引脚，编译下载；
参考方法：
使用结构图NO.7来实现分频电路的设计，图NO.7见白皮书的第134页附图9，注意键1、
4、7是单脉冲，故可以选择其中一个作为输入时钟（即按一下就是一个时钟周期），其
余的键可以选作rst和select。
在绑引脚的时候参照第142页，注意选择的是第三栏GW AK30/50 EP1K30/20/50TQC144对应的引脚。
（４）．使用实验箱完成硬件验证；
（5）．完成实验后提交：
请指导老师观看实验结果，
写电子档的实验报告包括实验结果（包括仿真截图，仿真截图需要有文字说明），实验心得，代码（是.V文件）。
提交的时候，请将文件夹命名为学号姓名（如：200531510001XXX）。
回去以后尽快填写纸质实验报告，并在下次做实验的时候交上来。
数字时钟时实习报告
一、实习背景随着科技的不断发展，电子技术在各个领域得到了广泛应用。
数字时钟作为一种常见的电子设备，在日常生活中具有很高的实用价值。
为了提高自身实践能力，我参加了数字时钟的实习课程，通过实际操作，了解了数字时钟的设计原理和制作方法。
二、实习目的1. 掌握数字时钟的基本原理和设计方法。
2. 提高电子制作和调试技能。
3. 培养团队合作精神，提高沟通能力。
三、实习内容1. 数字时钟的组成数字时钟主要由以下几个部分组成：（1）振荡器：产生时钟信号，为时钟电路提供稳定的时钟源。
（2）分频器：将振荡器产生的时钟信号分频，得到秒脉冲信号。
（3）计数器：对秒脉冲信号进行计数，得到时、分、秒的数值。
（4）译码器：将计数器输出的数值转换为七段数码管显示的信号。
（5）显示器：将译码器输出的信号转换为可视的数字显示。
2. 数字时钟的设计与制作（1）设计要求根据实习要求，设计的数字时钟应具备以下功能：1）显示时、分、秒；2）采用BCD码形式输出；3）具有时钟调整功能；4）具有闹钟功能。
（2）设计步骤1）选择合适的电子元件，如振荡器、分频器、计数器、译码器、显示器等。
2）绘制电路原理图，确定各元件的连接方式。
3）根据原理图，进行PCB板设计，布局和布线。
4）制作PCB板，焊接元件。
5）调试电路，确保时钟功能正常。
6）测试闹钟功能，确保其准确性。
3. 实习过程在实习过程中，我们首先了解了数字时钟的基本原理，然后根据设计要求，选择合适的电子元件。
在绘制电路原理图时，我们严格按照设计要求进行，确保电路的稳定性和可靠性。
在PCB板设计过程中，我们注重布局和布线，力求提高电路的散热性能和抗干扰能力。
在焊接过程中，我们遵循焊接规范，确保焊接质量。
最后，我们对电路进行调试和测试，确保时钟功能正常。
四、实习成果通过本次实习，我们成功制作了一台具有时、分、秒显示和闹钟功能的数字时钟。
在实习过程中，我们不仅掌握了数字时钟的设计原理和制作方法，还提高了电子制作和调试技能。
时钟进行2分频
CP
1
CP
Q
21.1.4 触发器逻辑功能的转 换 转换的意义
型和D型触发器 （1）常见的触发器只有 型和 型触发器。 ）常见的触发器只有JK型和 型触发器。 （2）转换方法具有普遍性。 ）转换方法具有普遍性。 待求触发器 输 入 转换 逻辑 CP 已 有 触发器 Q Q
21.1.4 触发器逻辑功能的转 换
D0 CP CP D0
D1 D1 D2
D3 GND D2 Q1 Q2 Q3 Q4
0 0 0 0 D0 D1 D2 D3 保持
集成电路74LS175组成 位二进制数寄存器 组成4位二进制数寄存器 由4D集成电路 集成电路 组成 （电源〕 电源〕 +5V Q3 Q2 Q1 Q0
Vcc 1Q 2Q 3Q 4Q 74LS175 R GND +5V 4D寄存器 寄存器 吊高电平〕 〔吊高电平〕 CP 1D 2D 3D 4D CP D3 D1 D0
D Q D S S
Q
Q2
D
R Q Q3 S
D
RQ S
Q4
CP CP Q1 Q2 Q3 Q4 0 1 经4个CP脉冲 个 脉冲 循环一周 2 3 4 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0
D1
Q1
0
赛前先清零 CP
输出为零 发光管不亮
+5V
Q1 Q2 D2 Q2 D3 Q3 Q3 D4 Q4 CLR CP Q 4
&2 清零 &1 &2
D1
Q1
1
反相端都为1 反相端都为
开启
CP
1
+5V D1 =0 Q1 Q2 D2
数字时钟的简单制作实验报告
数字钟设计实验报告一、数字钟原理与设计思路由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲；秒计数器按“60进制”向分计数器进位；分计数器按“60进制”向时计数器进位；小时计数器按“24进制”规律计数；星期计数器按“7进制”规律计数；计数器经译码器送到显示器。
出现误差可用校准电路进行小时和分钟的校准，并具有可整点报时功能。
软件本身提供任意频率的时钟，因此振荡器、分频器不需设计；也带有内置译码驱动的数码管，故此译码器和显示器也不需设计。
这样，基本数字钟的设计实际上就是设计如下图的级联计数器。
二、数字钟构成1、振荡器、分频器：1Hz的CLK时钟信号（秒脉冲）秒计数器：60进制计数器（两片74160——0-59）2、计数器分计数器：60进制计数器（两片74160——0-59）时计数器：24进制计数器（两片74160——0-23）星期计数器：7进制计数器（一片74160——1-7）3、译码器、显示器：软件带有内置译码驱动的数码管（7个数码管）4、调时电路、整点报时电路三、数字电路模块细节构成1、秒计数器：60进制计数器（两片74160——0-59）用秒脉冲（1Hz）2、分计数器：60进制计数器（两片74160——0-59）设计：分计数器个位ENT接（看下图）(Ps：分的个位是59秒才开始计数1次)分计数器十位ENT接（看下图）(Ps：分的十位是9分59秒才开始计数1次)设计：时计数器个位ENT接（看下图）(Ps：是59分59秒才开始计数1次)时计数器十位ENT接（看下图）(Ps：是9时59分59秒才开始计数1次)时计数器整体电路图（看下图）4、星期计数器：7进制计数器（一片74160——1-7）（从1开始）ENT接（看下图）(Ps：是23时59分59秒才开始计数1次)星期计数器整体电路图（看下图）5、整点报时电路当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。
当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5。
二分频器电路
二分频器电路二分频器电路概述：二分频器电路是一种能够将输入信号的频率减半的电路，常见于数字电路、音频系统和射频系统中。
其原理基于时钟信号的周期性，通过将时钟信号分成两个相等的部分来实现输入信号的减半。
实现原理：二分频器电路可以通过多种方式实现，其中最常见的方法是使用 JK 触发器或 D 触发器。
这些触发器可以被配置为在每个时钟周期内切换状态，从而产生两个相等的输出脉冲。
JK 触发器实现：JK 触发器是一种具有两个输入端口 J 和 K 的触发器，在每个时钟周期内可以切换状态。
当 J=1 且 K=0 时，触发器将置位；当 J=0 且 K=1 时，触发器将复位；当J=K=1 时，触发器将翻转状态；当J=K=0 时，触发器保持不变。
使用 JK 触发器实现二分频器电路需要两个 JK 触发器和一个反相器。
输入信号被连接到第一个 JK 触发器的 J 端口，并且第一个 JK 触发器与第二个 JK 触发器串联。
反相器被连接到第一个 JK 触发器的 K 端口和第二个 JK 触发器的时钟输入端口。
输出信号从第二个 JK 触发器的Q 端口获取。
D 触发器实现：D 触发器是一种具有单个输入端口 D 的触发器，在每个时钟周期内可以切换状态。
当D=1 时，触发器将置位；当D=0 时，触发器将复位。
使用 D 触发器实现二分频器电路需要两个 D 触发器和一个反相器。
输入信号被连接到第一个 D 触发器的 D 端口，并且第一个 D 触发器与第二个 D 触发器串联。
反相器被连接到第一个 D 触发器的时钟输入端口和第二个 D 触发器的复位端口。
输出信号从第二个 D 触发器的 Q端口获取。
优缺点比较：使用 JK 触发器实现的二分频电路具有更高的稳定性和可靠性，因为JK 触发器可以防止不稳定状态（即 J=K=1）。
此外，JK 触发器还可以用于其他类型的计数电路和状态机电路中。
使用 D 触发器实现的二分频电路更加简单和直接，并且具有更少的延迟时间。
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实验2 分频电路和数字时钟
一、基于Quartus II 软件，用D 触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个
4分频和8分频电路，做波形仿真。
实验工具：Quartus Ⅱ8.0 实验步骤：
（1）工程设计步骤：
（2）分频电路设计：
实验内容：
（一）二分频电路 （1）原理图设计：如图
1-1
图1-1 二分频电路
（2）综合
综合报告：如图
1-2
图1-2 二分频综合报告
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
（3）功能仿真
二分频电路功能仿真波形图：如图1-3
图1-3 二分频功能仿真图
结论：时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
所以二分频电路的仿真结果是正确的。
（4）时序仿真
二分频电路时序仿真波形图：如图1-4
图1-4 二分频时序仿真图
结论：时序仿真时，输出的波形明显出现了延时。
时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
虽然出现了延时，但二分频电路的仿真结果仍然是正确的。
最大工作频率：450MHZ 如图1-5
图1-5 最大工作频率
延时情况：tco时钟至输出的延时为5.736s 如图1-6
注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）
图1-6 延时情况图
（5）封装
二分频电路的封装：如图
1-7
图 1-7 二分频电路封装
（二）四分频电路和八分频电路 （1）原理图设计：如图 2-1
图 2-1 四分频电路和八分频电路
（2）综合
综合报告：如图
2-2
图 2-2 综合报告
（3）功能仿真
四分频电路和八分频电路功能仿真波形图：如图
2-3
图2-3四分频电路和八分频电路功能仿真波形图
八分频输出
四分频输出
二分频输出
时钟输入
结论：时钟的一个周期为100ns，频率为1/100，2OUT输出的一个周期为200ns，频率为1/200；
4OUT输出的一个周期为400ns，频率为1/400，是时钟频率的1/4；8OUT输出的一个周期为
800ns，频率为1/800ns，是时钟频率的1/8.所以四分频电路和八分频电路的仿真结果是正确的。
（4）时序仿真
四分频电路和八分频电路时序仿真波形图：如图2-4
图2-4 四分频电路和八分频电路时序仿真波形图
结论：三个输出都明显出现了延时。
时钟的一个周期为100ns，频率为1/100，2OUT输出的
一个周期为200ns，频率为1/200；4OUT输出的一个周期为400ns，频率为1/400，是时钟频率的1/4；8OUT输出的一个周期为800ns，频率为1/800ns，是时钟频率的1/8。
虽然出现了延时，但四分频电路和八分频电路的仿真结果仍然是正确的。
最大工作频率：500MHz 如图2-5
图2-5 最大工作频率
延时情况: 如图2-6
注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）
图2-6 延时情况
二、基于Quartus II软件，用7490设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。
设计过程如下：
（Ⅰ）先用Quartus II的原理图输入方式，用7490连接成包含进位输出的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件；
（Ⅱ）将7490连接成模12的计数器，进行仿真，如果功能正确，也将其生成一个部件；
（Ⅲ）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满12小时后系统清0重新开始计时。
实验工具：QuartusⅡ8.0
实验步骤：
（1）工程设计步骤：
（2）数字钟电路设计步骤：
实验内容:
（一）模60计数器 （1）原理图设计：如图
3-1-1
图 3-1-1 模60计数器
（2）综合
模60计数器综合报告：如图
3-1-2
图 3-1-2 模60计数器综合报告
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
（3）功能仿真
模60计数器功能仿真波形图：如图3-3
图3-1-3 模60计数器功能仿真波形
结论：计数器在计数值达到59，此时计数达到满值，出现了进位。
结果与理论相同，所以模60计数器电路时正确的。
（4）时序仿真
模60计数器时序仿真波形图：如图3-1-4
图3-1-4 模60计数器时序仿真波形图
结论：SH没有高位输出，只有低位SL输出，而且输出的时候缺少了部分数。
比如在9之后应该出现1，但是1没有输出，直接输出的2。
所以时序仿真没有成功。
最大工作频率：100MHz 如图3-1-5
图3-1-5最大工作频率
延时情况：
tpd（引脚至引脚延时）如图3-1-6
图3-1-6
tsu（建立时间）如图3-1-7
图3-1-7 tco（时钟至输出延时）如图3-1-8
图3-1-8 th（保持时间）如图3-1-9
图3-1-9 （5）封装
模60计数器封装如图3-1-10
图3-1-10 模60计数器封装
（二）模12计数器 （1）原理图设计：如图
3-2-1
图3-2-1 模12原理图
（2）综合
模12计数器综合报告：如图
3-2-2
图3-2-2 模12计数器综合报告
（3）功能仿真
模12功能仿真波形图：如图
3-2-3
图 3-2-3 模12功能仿真波形图
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
结论：计数器满12就重新计数，和理论计算的一样，所以模12计数器是成功的。
（4）时序仿真
模12计数器的时序仿真波形图：如图3-2-4
图3-2-4 模12计数器的时序仿真
最大工作频率：269.69MHz 如图3-2-5
图3-2-5 最大工作频率
延时情况：tco（时钟至输出延时）如图3-2-6
图3-2-6 延时情况
（5）封装
模12计数器封装如图3-2-7
图3-2-7 模12计数器封装
（三）数字时钟
（1）原理图设计：如图3-3-1
图 3-3-1 数字时钟原理图
（2）综合
数字时钟的综合报告：如图
3-3-2
图 3-3-2 数字时钟综合报告
（3）功能仿真
数字时钟功能仿真波形图：如图
3-3-3
图 3-3-3 数字时钟功能仿真波形图
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
结论：数字时钟的计数的分钟没60就计满，分钟重新计数，并向高位时钟进位。
高位时钟计满12时，全部时钟从新开始计数。
功能仿真符合理论的计算，所以数字时钟是成功的。
（4）时序仿真
数字时钟的时序仿真波形图：如图3-3-4
图3-3-4 数字时钟时序仿真波形图
结论：数字时钟的时序仿真中，秒钟的高位只有到3就重新计数了，秒钟不会达到满值60，所以不会向高位进位。
这样就让分钟和时钟一直保持0。
可以看出数字时钟的时序仿真时不成功的。
最大工作频率：96.78MHz 如图3-3-5
图3-3-5 最大工作频率
延时情况：tco（时钟至输出延时）如图3-3-6
图3-3-6 延时情况。