5、锁存器和触发器.
数电基础---锁存器，触发器与寄存器
数电基础---锁存器，触发器与寄存器你强任你强，清风过⼭岗你横任你横，明⽉照⼤江少说多做锁存器，触发器与寄存器在数字电路中需要具有记忆功能的逻辑单元。
能够存储1位⼆值信号的基本单元电路统称为触发器。
触发器具有两个基本特点：1，具有两个能⾃⾏保持的稳定状态，⽤来表⽰逻辑状态的0和1，或⼆进制数的0和1。
(能保持)2，在触发信号的操作下，根据不同的输⼊信号可以置成1或0状态。
（能置位）这⾥定义⾥⾯的触发信号很重要，触发器重要的在于触发锁存器锁存器与触发器的区别在于触发信号的有⽆锁存器的置1和置0操作是由输⼊的置1或置0信号直接完成的，不需要触发信号的触发。
SR锁存器⽤两个或⾮门组成的SR锁存器结构SR锁存器也可以⽤两个与⾮门来组成SR锁存器的真值表这⾥拿与⾮门组成的SR锁存器来分析当S D′为0，R D′为1的时候，因为与⾮门的作⽤，Q为1，Q′为0。
（置位）当R D′为0，S D′为1的时候，因为与⾮门的作⽤，Q′为1，Q为0。
（复位）当R D′为1，S D′也为1的时候，因为与⾮门的作⽤，Q与Q′的值将保持不变。
（对于上⾯的与⾮门来说，1与Q′先进⾏与运算为Q′，再进⾏⾮运算得到的输出为Q）（保持）当R D′为0，S D′也为0的时候，因为与⾮门的作⽤，Q为1，Q′也为1。
如果下⼀时刻S D′为0，R D′为1的时候，Q为1，Q′为0，就⼜回到了置位的状态，这种情况下好像没什么事情，只不过中间出现Q与Q′全为1的情况，每个状态我们都是可以确定的。
但如果R D′为0，S D′也为0，下⼀时刻R D′为1，S D′也为1，因为两个门期间的输出延时不同，会造成输出结果的不确定性，⽐如两个器件的输出延时相同，则会导致输出都为0，之后输出都为1，之后反复震荡 ......如果上⾯的与⾮门输出⽐较快，则Q为0，下⾯的门电路再输出为1,如果下⾯的⽐较快也同理，这就会出现，如果输⼊全为0，再全为1，会导致输出结果的不确定性，在使⽤这种锁存器时，要注意不能出现这种情况，应该避免出现这种情况，即要遵守S D R D=0的条件。
电路中的触发器与锁存器的原理与应用
电路中的触发器与锁存器的原理与应用在电子学中，触发器和锁存器是两种重要的数字电路元件，常用于存储和控制信号。
它们的原理和应用是学习数字电路的基础内容。
一、触发器的原理与应用触发器是一种电子开关，可以通过外部输入信号改变其内部状态。
常见的触发器有RS触发器、D触发器、JK触发器和T触发器等。
以RS触发器为例，其原理是基于反馈原理和逻辑门的工作方式。
RS触发器有两个输入端S和R，一个输出端Q和其反相输出端Q'。
当输入为特定状态时，触发器的输出会被保持。
当输入信号变化时，触发器的输出也会相应改变。
触发器的应用广泛，其中一个重要的应用领域是存储器的设计。
在计算机的存储器中，触发器被用来存储和读取信息。
例如，SRAM（静态随机存储器）就是使用了大量的触发器作为存储单元。
此外，触发器还可以用于时钟电路、序列电路以及数字系统中的状态控制。
二、锁存器的原理与应用锁存器是一种能够存储数据并将其保持不变的电路。
它能够在需要时暂停或延迟信号的传输。
常见的锁存器有D锁存器、JK锁存器和SR锁存器等。
以D锁存器为例，它的原理是将输入信号直接存储在锁存器中，并在时钟信号的控制下将其放大到输出端。
D锁存器可以用于时序电路和通信系统中的信息存储和传输。
锁存器的应用非常广泛。
在数字系统中，锁存器常被用于存储并行输入数据，延迟信号传输和数据同步。
在通信系统中，锁存器可以用于接收和发送信号的同步和缓冲。
此外，锁存器还可以用于编解码器、计数器和频率分频器等电路中。
三、触发器和锁存器的区别与联系虽然触发器和锁存器有相似之处，但它们也存在一些区别和联系。
首先，触发器和锁存器都是用来存储信息的电子元件，但触发器是有状态的，而锁存器是无状态的。
触发器的输出依赖于输入信号的变化，而锁存器的输出则保持在一个特定的状态。
其次，触发器和锁存器在应用方面也有区别。
触发器常用于时序电路和状态控制，可以用来实现各种逻辑功能。
而锁存器则主要用于存储和传输信号，用来实现数据的存储和延迟传输。
锁存器和触发器区别
一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。
应用场合：数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。
锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
二、触发器触发器（Flip-Flop，简写为 FF），也叫双稳态门，又称双稳态触发器。
是一种可以在两种状态下运行的数字逻辑电路。
触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。
当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
电路中的触发器与锁存器
电路中的触发器与锁存器电路中的触发器和锁存器是数字电子电路中非常重要的组件。
它们在计算机、通信设备和各种数字系统中起着关键的作用。
触发器和锁存器可以存储和传输二进制数据，是数字电路中的存储单元。
一、触发器触发器是一种多稳态逻辑电路，可以存储和处理二进制数据。
它可以将输入信号通过时钟脉冲的触发而切换到输出端。
触发器有两个稳态，即使时钟信号停止，触发器的输出也会保持不变。
在数字电路中，常用的触发器有SR触发器、D触发器、JK触发器和T触发器等。
SR触发器是最简单的触发器之一，它有两个输入端，分别是S （Set，设定）和R（Reset，复位）。
当S和R都为低电平时，输出保持不变；当S为高电平，R为低电平时，输出为高电平；当S为低电平，R为高电平时，输出为低电平；而当S和R都为高电平时，则为禁止状态。
D触发器也是一种常用的触发器，它只有一个输入端D。
当时钟信号到来时，输入端的值被传送到输出端。
这使得D触发器非常适用于数据存储、寄存器和移位寄存器等应用。
JK触发器是一种可改变输出状态的触发器。
它有两个输入端，分别是J（Set）和K（Reset）。
当时钟信号到来时，JK触发器的输出将根据J、K的状态进行切换。
当J和K同时为1时，输出反转；当J和K同时为0时，输出保持上一个状态不变；当J为1，K为0时，输出为1；而当J为0，K为1时，输出为0。
T触发器是一种特殊的JK触发器，它只有一个输入端T（Toggle，翻转）。
当时钟信号到来时，T触发器的输出将根据输入端的状态进行翻转。
如果T为1，输出翻转；如果T为0，输出保持不变。
二、锁存器锁存器是一种用来存储和传输二进制数据的电路。
它可以在时钟信号的作用下，将数据保持在输出端，并在时钟信号改变时刷新数据。
常用的锁存器有RS锁存器、D锁存器和JK锁存器等。
RS锁存器和SR触发器的工作原理类似，有两个输入端R和S，用于设置和复位。
当R和S同时为0时，输出保持不变；当R为1，S为0时，输出为1；当R为0，S为1时，输出为0；而当R和S同时为1时，则为禁止状态。
锁存器和触发器区别
一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。
应用场合：数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。
锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
二、触发器触发器（Flip-Flop，简写为 FF），也叫双稳态门，又称双稳态触发器。
是一种可以在两种状态下运行的数字逻辑电路。
触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。
当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。
5、触发器
RD = SD = 1
0
１
RD = 1 SD =
D锁存器的定时图 74HC/HCT373: 8D锁存器 4.典型集成电路
5.3 触发器的电路结构和工作原理
E 锁存器：（高）电平响应 锁存器在E为低电平时，不接受输入激励信号，状态保持不变； 当E为高电平时，锁存器接受输入激励信号，状态发生转移。 在E＝1且脉冲宽度较宽时，锁存器输出状态将随着输入信号 的变化出现连续不停的多次翻转。如果要求每来一个E脉冲锁
RDSD Qn 0 1 00 × × 01 0 0 11 0 1 10 1 1
图5-1-3
基本触发器卡诺图
特征方程：
由于S D和R D同时为0又同时恢复为 时，状态Q n1是不确定 1 的，所以输入信号S D和R D应满足S D R D = 1。
３、状态转移图 描述触发器状态变化及其相应输入条件的一种图形。
( 3) 当 R = 0， S = 0时，锁存器状态保持不 变，说明锁存器
具有保持功能。 ( 4) 当 R = 1， S = 1时，则Q = 0，Q = 0。
此时如果两个输入信号同时发生由0到1的变化，则会出现 所谓竞争现象。由于两个或非门的延迟时间无法确定，使得触 发器最终稳定状态也不能确定。约束条件：SR=0
存 器仅翻转一次，则对钟控信号约定电平的宽度有极其苛刻
的要求。为了避免多次翻转，必须采用其他的电路结构。 触发：在时钟脉冲作用下的电路状态刷新。 CP 上升沿触发 CP 下降沿触发
主要的三种电路结构:主从触发器、维持阻塞触发器、 利用传输延迟的触发器。
5.3.1 主从触发器
1.工作原理
主锁存器 D
1.逻辑门控D锁存器
数电知识之锁存器和触发器
5.3 触发器的电路结构和工作原理
CP RD 1
0 0 0
0
1
G1
&
D
0
Q5
0 0 0
&
0
D Q3
0 0 0
&
0
Q
D
0 0 0
G5 G6
&
G3 G4
D Q6
0
0 0 0
&
D
0
Q4
0 0 0
&
0
Q
D
G2
SD
1
• 当CP由0变1时触发器 翻转。这时G3和G4门 打开，它们的输出Q3 和Q4的状态由G5和G6 的输出状态决定。 G4输出的 D一方面使Q 的状态为D，另一方面 使G3的输出为D避免使 触发器臵零；另外G4 至G6的反馈线使G6输 出维持D，继续维持G4 的输出为 D 。
5.2 锁存器
• A、SR锁存器 1、基本SR锁存器 I、由与非门构成的SR锁存器
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R (b)
S
R 逻辑符号
5.2 锁存器
• 根据与非门的逻辑特点，锁存器的逻辑表达式为：
Q Q
Q SQ
Q RQ
R
&
&
S
5.2 锁存器
• 工作原理：
Q
0
1
Q
R 0
S 1
1 b）当CP由1变成0后， 情况则相反，G1和G2封 锁，R、S不影响主触发 器的状态，而这时从触 发器的G5和G6则打开， 从触发器可以翻转。此 时从触发器是在CP的下 降沿发生翻转，CP一旦 达到0电平后，主触发 器被封锁，其状态不受 RS的影响。从触发器的 状态也不可能再改变。
数字电路第五章锁存器和触发器
Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原 理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
第五章 锁存器和触发器
Q0
Q 1
状态保持 ④ R=1，S=1
Q 0，Q 0
在这种状态下，当R、S信号同时由 “1”→“0”后，由于G1、G2传输时间不等， 输出状态将不能确定。（应避免这种情况） 。
SR锁存器约束条件:
SR = 0
《数字电子技术基础》 3）逻辑功能表
R 1 1 1 1 0 0 0 0
第五章 锁存器和触发器
G12
& &
G11
>=1 1
G4 K
0
Q
& &
J C K
Q Q
& &
G13 CP G23 J
0
&
G3
&
& &
&
G22
&
>=1 1
CP
Q
J
× 0
K
× 0 1
G21
1
Q
n 1
JQ KQ
n
n
0
1
1
0
1
Qn Qn+1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0
5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理
5.4 触发器的逻辑功能
5.5 用Verilog HDL描述锁存器和触发器
《数字电子技术基础》
第五章 锁存器和触发器
主讲：何玉钧
教学基本要求 1. 掌握锁存器、触发器的电路结构和工作原理；
2. 熟练掌握SR触发器、JK触发器、D触发器及T
（1）特征表：以触发器的现态和输入信号为变量，以次态为 函数，描述它们之间逻辑关系的真值表。
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由与非门组成的基本RS锁存器
逻辑符号 逻辑图
定义： Q端状态定义为锁存器的状态 Qn定义为现态，锁存器接收输入信号之前的状态，也就是锁存器
原来的稳定状态。 Qn+1定义为次态，锁存器接收输入信号之后所处的新的稳定状态。
注：L*和H*表示CP脉冲上升沿到来之前瞬间的电平
输出 QQ LH HL
SD
S
Q
D 1D
CP
C1
Q
RD
R
逻辑符号
维持阻塞触发器
74F系列集成逻辑电路是高速TTL电路。下图为74F74中D触发器的逻辑 图，以此为例介绍维持阻塞触发器的工作原理
SD
S
Q
D 1D
CP
C1
Q
RD
R
逻辑符号
利用传输延迟的触发器
G12
G11
&
>1
Q
K
G4
& Q4
G13
&
器状态
QN
注：DN和QN的 下标表示第N位
使能和读锁存器
L
H
L
L
L
锁存器。
（传送模式）
L
H
H
H
H
L*和H*表示门控
锁存和读锁存器
L
L
L*
L
L
电平LE由高变
L
L
H*
H
H
低之前瞬间DN
锁存和禁止输出
H
×
×
×
高阻
的电平。
CMOS主从D触发器
主锁存器
从锁存器
C
D
TG
G1 Q/
1
C
Q
G3
TG
1
Q
TG1 C
TG3 C
C
TG
C
TG2
C
1
Q/
CP
1 C
G2
C
TG
TG4
C 1
G4
CP=0，主触发 器接收D信号， CP上升沿从触
发器接收主触 发器信号
特性方程： Qn+1=D
D
1D
Q
CP
C1
Q
逻辑符号
特性表 CP D Qn Qn+1 000 010 101 111
D=0 0
D=1
1
D=1
D=0
激励表 CP Qn Qn+1 D 00 0 01 1 10 0 11 1
•传输延迟时间tpLH和tpHL: 输出端响应的最大延迟时间。 tpLH是输出从低电 平到高电平的延迟时间； tpHL是输出从高电平到低电平的延迟时间
4、典型集成电路----74HC/HCT373 CMOS 8 D锁存器
其核心电路为 8个上述传输 门控D锁存器
工作模式
OE
输入 LE
内部锁存 输出
DN
G4
1
Q
1
Q
CP=0时：TG3截止，TG4导通，若RD 1、SD 0，则Q 1、Q 0,置1 CP=0时：TG3截止，TG4导通，若RD 0、SD 1，则Q 0、Q 1,置0 •置位、复位与CP无关，属异步置位、复位
•置位、复位端低电平有效
•置位、复位端不能同时为0，否则Q=Q=1
C
G1
Q/
00 0 00 1
0 1
保持
01 0 01 1
1 1
置1
R 1R
Q
E C1
S 1S
Q
10 0 10 1
0 0
置0
1 1
1 1
0 1
× ×
禁用
逻辑符号
当E=0时，S、R的电 平不会影响锁存器的 状态
当E=1时的逻辑表达式
Qn1 S RQn S • R 0
1、逻辑门控D锁存器
R
G4
G2
&
E
≥1
锁存器和触发器
锁存器和触发器是构成各种时序电路的存储单元电路，其共同特 点都是具有双稳定状态。
双稳态： 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。 因此双稳态电路可以记忆一位二值信号，是存储单元电路
锁存器是一种对脉冲电平敏感的存储单元电路，它可以在特 定输入脉冲电平作用下改变状态。
1 Q
G2
当E=1时，TG1导通， TG2截止，Q=D 当E=0时，TG1截止， TG2导通，Q保持
波形图
D E Q
3、D锁存器的动态特性
D
tSU
tH
tW
E
tpLH
tpH L
Q D锁存器定时图
•建立时间tSU： 表示D信号对E下降沿的最少时间提前量； •保持时间tH： 表示D信号电平在E电平下降后需要继续保持的最少时间 •脉冲宽度tW： 为保证D信号正确传输到Q和Q，要求E信号高电平脉冲的最 小宽度
双D触发器74HC/HCT74芯片
C
G1
Q/
D
1
1
TG
1
TG1 C C
C
G3
TG
1
TG3 C
1
Q
1
Q
CP
1
C
TG
C
C
TG2
C
TG
C
TG4
RD
1
SD
1
1
Q/
G2
1 G4
该电路在前电路基础上增加了输入、输出缓冲门，增加了异步（与CP信号 无关）复位、置位输入端
CP 1时：TG1、TG4截止，TG2、TG3导通，若RD 1、SD 0，则Q/ 0、Q/ 1,Q 1、Q 0， 即置1。称SD端为置1端，低电平有效。
Qn Qn+1
00 11 01 11 00 10 0× 1×
说明
保持 置1 置0 禁用
特性方程
Qn1 S RQn S • R 0
基本RS锁存器器应用举例----用基本RS锁存器构成机械开关 去抖电路
逻辑门控SR锁存器
R
G4
G2
&
≥1
Q
E
≥பைடு நூலகம் &
Q
S
G3
G1
电路结构
当E=1时的功能表
R S Qn Qn+1 说明
G5 1
≥1
&
D
S
G3
G1
电路结构
D 1D
Q
E C1
Q
逻辑符号
D锁存器
E D Qn Qn+1
0× 0 0
Q
0× 1 1
10 0 0
Q
10 1 0
11 0 1
11 1 1
当E=0时，Qn+1=Qn 当E=1时，Qn+1=D
2、传输门控D锁存器
C
G1
D
TG
1
Q
TG1 C
C
TG
C
TG2
C
G3
G4
E
1
1 C
功能表
R S Qn Qn+1 说明
10 0 1
置1
10 1 1
01 0 0
置0
01 1 0
11 0 0
保持
11 1 1
00 0 × 00 1 ×
禁用
S R
Qn1 S RQn
Q
特性方程
Q
S • R 0
时序图
不定 不定
由或非门组成的基本RS锁存器
逻辑图
逻辑符号
功能表
RS
00 00 01 01 10 10 11 11
D
1
1
TG
1
TG1 C C
CP
1
C
TG
C
C
TG2
RD
1
SD
1
1
Q/
G2
C
G3
TG
1
TG3 C
C
TG
TG4
C 1
G4
1
Q
1
Q
74HC/HCT74的功能表
输入
输出
输入
SD RD CP D Q Q L H ×× H L
SD RD CP D H H L*
H L ×× L H L L ×× H H
H H H*
CP 1时：TG1、TG4截止，TG2、TG3导通，若RD 0、SD 1，则Q/ 1、Q/ 0,Q 0、Q 1， 即置0。称RD端为置0端(或称复位端），低电平有效。
C
G1
Q/
D
1
1
TG
1
TG1 C C
CP
1
C
TG
C
C
TG2
RD
1
SD
1
1
Q/
G2
C
G3
TG
1
TG3 C
C
TG
TG4
C 1