Allegro自动布线步骤简讲
Allegro流程详解
Allegro流程详解Allegro流程详解⼀.零件建⽴在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。
每种Symbol 均有⼀个Symbol Drawing File(符号绘图⽂件), 后缀名均为*.dra。
此绘图⽂件只供编辑⽤, 不能给Allegro 数据库调⽤。
Allegro 能调⽤的Symbol 如下:1、Package Symbol⼀般元件的封装符号, 后缀名为*.psm。
PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package Symbol。
2、Mechanical Symbol由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。
有时我们设计PCB 的外框及螺丝孔位置都是⼀样的, ⽐如显卡, 电脑主板, 每次设计PCB时要画⼀次板外框及确定螺丝孔位置, 显得较⿇烦。
这时我们可以将PCB的外框及螺丝孔建成⼀个Mechanical Symbol, 在设计PCB 时, 将此Mechanical Symbol 调出即可。
3、Format Symbol由图框和说明所组成的元件符号, 后缀名为*.osm。
⽐较少⽤。
4、Shape Symbol供建⽴特殊形状的焊盘⽤, 后缀为*.ssm。
像显卡上⾦⼿指封装的焊盘即为⼀个不规则形状的焊盘, 在建⽴此焊盘时要先将不规则形状焊盘的形状建成⼀个Shape Symbol, 然后在建⽴焊盘中调⽤此Shape Symbol。
5、Flash Symbol焊盘连接铜⽪导通符号, 后缀名为*.fsm。
在PCB 设计中, 焊盘与其周围的铜⽪相连, 可以全包含, 也可以采⽤梅花辨的形式连接,我们可以将此梅花辨建成⼀个Flash Symbol, 在建⽴焊盘时调⽤此Flash Symbol。
其中应⽤最多的就是Package symbol即是有电⽓特性的零件,⽽PAD是Package symbol构成的基础.Ⅰ建⽴PAD启动Padstack Designer来制作⼀个PAD,PAD按类型分分为:1.Through,贯穿的;2.Blind/Buried,盲孔/埋孔;3.Single,单⾯的.按电镀分:1.Plated,电镀的;2.Non-Plated,⾮电镀的.a.在Parameters选项卡中, Size值为钻孔⼤⼩;Drill symbol中Figure为钻孔标记形状,Charater为钻孔标记符号,Width为钻孔标记得宽度⼤⼩,Height为钻孔标记得⾼度⼤⼩;/doc/c98e12f0f61fb7360b4c654b.html yers选项卡中,Begin Layer为起始层,Default Internal为默认内层,End Layer 为结束层,SolderMask_Top为顶层阻焊, ,SolderMask_Bottom为底层阻焊PasteMask_Top为顶层助焊, PasteMask_Bottom为底层助焊;Regular Pad为正常焊盘⼤⼩值,Thermal Relief为热焊盘⼤⼩值,Anti Pad为隔离⼤⼩值.Ⅱ建⽴Symbol1.启动Allegro,新建⼀个Package Symbol,在Drawing Type中选Package Symbol,在Drawing Name中输⼊⽂件名,OK.2.计算好坐标,执⾏Layout→PIN,在Option⾯板中的Padstack中找到或输⼊你的PAD,Qty代表将要放置的数量,Spacing代表各个Pin之间的间距,Order则是⽅向Right为从左到右,Left为从右到左,Down为从上到下,Up为从下到上;Rotation是Pin要旋转的⾓度,Pin#为当前的Pin脚编号,Text block为⽂字号数;3.放好Pin以后再画零件的外框Add→Line,Option⾯板中的Active Class and Subclass分别为Package Geometry和Silkscreen_Top,Line lock为画出的线的类型:Line直线;Arc弧线;后⾯的是画出的⾓度;Line width为线宽.4.再画出零件实体⼤⼩Add→Shape→Solid Fill, Option⾯板中的Active Class and Subclass分别为Package Geometry和Place_Bound_Top,按照零件⼤⼩画出⼀个封闭的框,再填充之Shape→Fill.5.⽣成零件Create Symbol,保存之Ⅲ编写Device若你从orCad中直接⽣成PCB的话就⽆需编写这个⽂件,这个⽂件主要是⽤来描述零件的⼀些属性,⽐如PIN的个数,封装类型,定义功能等等!以下是⼀个实例,可以参考进⾏编写:74F00.txt(DEVICE FILE: F00 - used for device: 'F00')PACKAGE SOP14 ? 对应封装名,应与symbol相⼀致CLASS IC ? 指定封装形式PINCOUNT 14 ? PIN的个数PINORDER F00 A B Y ? 定義Pin NamePINUSE F00 IN IN OUT ? 定義Pin 之形式PINSWAP F00 A B ? 定義可Swap 之PinFUNCTION G1 F00 1 2 3 ? 定義可Swap 之功能(Gate) PinFUNCTION G2 F00 4 5 6 ? 定義可Swap 之功能(Gate) PinFUNCTION G3 F00 9 10 8 ? 定義可Swap 之功能(Gate) PinFUNCTION G4 F00 12 13 11 ? 定義可Swap 之功能(Gate) PinPOWER VCC; 14 ? 定義電源Pin 及名稱GROUND GND; 7 ? 定義Ground Pin 及名稱END⼆.⽣成⽹表以orCad⽣成⽹表为例:在项⽬管理器下选取所要建⽴⽹络表的电路图系■Tools>>Create Netlist…■或按这个图标:有两种⽅式⽣成⽹表：◆按value值(For Allegro).◆按Device 值(For Allegro)◆按value值建⽴⽹络表1.编辑元件的封装形式在Allegro元件库中value形式为“!0_1uf__bot_!”，在ORCAD元件属性中已有相应value项“0.1uf (bot)”。
allegro中bga走线技巧
一、概述在PCB设计中，BGA（Ball Grid Array）封装是一种常见的封装类型，其走线技巧对于保证电路的稳定性和可靠性至关重要。
而Allegro软件作为一款专业的PCB设计软件，其在BGA走线技巧方面拥有丰富的功能和经验。
本文将结合Allegro软件，介绍BGA走线的相关技巧。
二、BGA走线的特点1. 焊球密集：BGA封装的焊球数量通常非常密集，要求在有限的空间内进行走线，因此在BGA走线时需要考虑如何合理利用每个焊球的连接。
2. 短丝走线：BGA封装内部的焊球通常距离很近，需要进行较短的走线以连接相邻的焊球，走线难度大。
3. 平面层分布受限：由于BGA封装的封装形式，平面层的分布受到限制，需要合理设计BGA的平面层连接。
三、BGA走线的技巧1. 使用阵列方式布局BGA焊盘。
将BGA焊盘布局为规整的阵列，有助于统一焊盘的位置，使得整体布线更加有规律。
2. 使用相对短的走线连接相邻焊盘。
尽量利用相对短的走线来连接相邻的焊盘，可以减少走线的长度，提高信号的传输速率和稳定性。
3. 均匀分布信号线。
在BGA走线时，尽量将信号线均匀地分布在BGA焊盘周围，可以有效减少信号线的堆积，提高整体的走线效率。
4. 合理进行平面层连接。
由于BGA走线时平面层的分布受限，需要合理设计平面层连接方式，使得平面层的连接更加稳定可靠。
四、Allegro中BGA走线的操作1. 创建BGA焊盘阵列。
在Allegro中可以通过BGA Wizard等工具快速创建BGA焊盘的阵列布局，便于后续的走线操作。
2. 使用自动布线工具。
Allegro提供了丰富的自动布线工具，包括差分对、信号完整性等功能，可以帮助工程师快速完成BGA走线，提高工作效率。
3. 使用多层布线功能。
Allegro软件中的多层布线功能可以帮助工程师更好地利用PCB多层结构，进行BGA走线，提高走线的密度和稳定度。
五、总结在PCB设计中，BGA走线是一个相对复杂的问题，需要工程师具备一定的经验和技巧。
ALLEGRO使用教程
ALLEGRO使用教程一． PCB窗口介面介绍运行PCB EDIT 出现对话框注：不同的选项能实现的功能有所不同，一般P C B画板时选择A l l e g r o E x p e r t1.P C B介面2.工具栏其中工具栏的图标在相应的菜单栏中都可以找到，其对应关系如下：红色的文字对应菜单栏的选项。
如果工具栏图标太多或者太少，可以通过菜单View=>Customization=>Toolbar 自己增加或者减少一些不常用的图标3．控制栏说明控制栏主要有三大选择项：Option、Find 和Visibility通过控制面板的Option 标签可选择被激活的类或子类，在Allegro 数据库中，所有元素都有一个类属性（CLASS）或子类属性（SUBCLASS）。
通过控制面板的Find 标签，可以选择各种元素，如Nets、Lines、Vias等，当执行各种命令时，都需要在Find 标签中选择好相应的元素。
以移动命令为例，说明一下“Find”选项含义。
选择菜单Edit=>Move，再看“Find”选项如图所示，其中有多个复选框可供选择，想移动什么东西，一定要将其对应的复选框钩上“√”，比如，如果想要移动元件，首先点击一下“All Off”按钮，关闭所有的复选框，然后再将复选框“Symbols”钩上“√”，就可以对元件进行移动了。
如果要查看某个元件的信息，可以通过Display->Element，或单击图标，然后在Find 标签中选择好相应的元素。
通过控制面板的Visibility 标签，可以选择Etch 、Pin、Via、DRC 的各个子类的可视性。
“Visibility”下的“Views”可以用于快速切换窗口显示，其中的列表项内容是在进行过光绘的输出设置之后，就可以显示出来。
“Visibility”下的“layer”的意思就是对各层进行打开或者关闭显示，将小方框里打上“√”表示打开这层的显示，取消“√”表示不显示该层。
allegro软件常用功能操作技巧
allegro软件常用功能操作技巧allegro软件常用功能操作技巧汇总Allegro是Cadence推出的先进PCB 设计布线工具。
下面店铺准备了关于allegro软件常用功能操作技巧汇总的文章，提供给大家参考!1.在allegro中怎样移动元件的标识edit-->move,右边find面板只选text~~~2.allegro 查找元件的方法按F5 然后在Find 面板，Find by name 下面选Symbol(or pin) ，接着再下面输入元件名称，按回车后，屏幕就会高亮这个元件3.allegro 如何将元件元件到底层edit---mirror,find栏选SYMBOL和TEXT4.在Allegro中如何更改字体和大小(丝印，位号等)配置字体:allegro 15.2:setup->text sizestext blk:字体编号photo width: 配置线宽width,height:配置字体大小改变字体大小：edit->change，然后在右边控制面板find tab里只选text(只改变字体)然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改allegro 16.0: setup->design->parameter->text->setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体大小改变字体大小：edit->change，然后在右边控制面板find tab里只选text(只改变字体)然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
class->ref des->new sub class->silkscreen_top最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改, 注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom--------------------------------------------------------------------在建封装的时候可以设定5.如何allegro在中取消Package to Package Spacing的'DRC 检测setup -> constraint -> design constraints -> package to package ->off6.fanout by pick 的用途route->fanout by pick给bga自动的打via，对某个器件进行fanout，通俗的说就是从pin拉出一小段表层或底层线，打个孔7.No Placement Grid was found 的处理方法edit -> z-copy -> option->package keepin层 -> offset =40 或者 Setup -> Area -> Package KeepinROUTING KEEPIN 一般内移40MIL,PACK AGE KEEPING 一般内移120MIL8.在 PCB Editor 启动 Specctra的方法点击菜单 route ->route Editor 启动9.ERROR Unable to open property mapping file: devparam.txt.ERROR Unable to open property mapping file: devparam.txt.解决方法PSpice->Edit Simulation Profile-> Configuration Files->Library-> Library path->(toolspspicelibrary)下载全文。
allegro 指定地和电源收起飞线处理方法
allegro 指定地和电源收起飞线处理方法"allegro 指定地和电源收起飞线处理方法"在PCB设计中，allegro 是一种常用的EDA（电子设计自动化）软件工具，用于布局、布线和验证电路板设计。
在设计复杂的电路板时，常常需要使用分立电源，而分立电源的设计则需要进行指定地和电源收起飞线处理。
本文将一步一步回答如何在allegro 中进行指定地和电源收起飞线处理。
第一步：准备工作在开始指定地和电源收起飞线处理之前，确保已经完成以下准备工作：1. 已经完成PCB 设计的布局和布线工作。
2. 已经创建了所有必要的电源和地层，这些层可以通过在Allegro PCB Editor 中创建。
通常，在设计中使用内层2和内层3作为电源和地层，并将这些层分配给电源和地域连接。
第二步：创建电源引脚和地引脚在Allegro PCB Editor 中，创建电源引脚和地引脚并分配到相应的层上，用于确定电源的连接点和地点的位置。
可以通过以下步骤进行操作：1. 在PCB Editor 窗口中，选择Design > Create > Component Symbol 或者使用快捷键S。
2. 弹出的Component Symbol Editor 窗口中，选择Power Symbols 或Ground Symbols，将电源引脚和地引脚分别拖放到合适的位置。
3. 在Properties 对话框中，将引脚分配给相应的电源和地层。
可以使用内层2和3作为电源和地层，这些层可以通过调整层次分配来确定。
第三步：创建电源和地网络在Allegro PCB Editor 中，创建电源和地网络以供信号线连接到电源和地点。
可以通过以下步骤进行操作：1. 在PCB Editor 窗口中，选择Route > Connect > Power or Ground Network 或者使用快捷键N。
2. 弹出的Power or Ground Plane Drawing 工具栏中，选择需要的电源或地层。
Allegro布局布线
平台的PCB设计分割技术提供了同步设计功能，其功能可缩短布线时间，并加速产品更早的上市。
强大的基于形状的走线推挤功能带来了高生产效率的互联环境，同时可实时地显示长度和时序容限。
动态铺铜功能提供了在放置和布线迭代时的实时铺地填充和修复功能。
该PCB编辑器还可以产生全套底片加工、裸板装配和测试输出，包括Gerber274x、NC drill和各种格式的裸板测试。
（见图1）图1：Cadence PCB设计解决方案集成了从简单到复杂PCB设计所需的所有工具约束管理约束管理系统实时地显示了物理/间距和高速规则以及它们的状态（根据设计当前所处的状态），并且可适用于设计过程的任一阶段。
每个工作表提供了一个电子数据表界面，能够让用户以层级的方式进行定义、管理和确认不同的规则。
这种强大的功能应用可以让设计师用图形创建、编辑和评估约束集，使其作为图形的拓扑结构，当作理想的实现策略的电子蓝图。
一旦约束被提交到数据库中，它们就可被用来驱动信号线的放置和布线过程。
该约束管理系统是完全集成到PCB编辑器中，而约束可以随着设计过程的进行而被实时地确认。
确认过程的结果是用图形化的方式表示约束条件是否满足，满足约束用绿色显示，不满足约束就用红色显示。
这可使设计师可以及时地看到设计的进度，以及因电子数据表中任何设计变动而产生的影响。
虑并满足EMS规则，以提高设计师的设计速度和效率。
DFA(可装配型设计)分析（Allegro PCB Design XL和GXL有提供）实现了在互动式元件放置时，实时地进行DFA规则检查。
基于一个器件类型和封装排列的二维电子表格，DFA可以实时地检查器件的边到边、边到端或端到端的距离是否违反最小要求，使得PCB设计师可以同步地放置元器件以实现最优的可布线性、可生产性和信号时序要求。
布战略规划和设计意图（GRE—global rountingenvironment）全局布线引擎对其加以处理。
使用互联提取功能降低了系统需要处理的元件数量。
ALLEGRO DDR布线规则
ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。
CadenceAllegro教程-17个步骤
CadenceAllegro教程-17个步骤Allegro教程-17个步骤Allegro® 是Cadence 推出的先进 PCB 设计布线工具。
Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence® OrCAD® Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。
Allegro 拥有完善的Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。
软件中的 Constraint Manger 提供了简洁明了的接口方便使用者设定和查看 Constraint 宣告。
它与 Capture 的结合让 E.E. 电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。
Allegro 除了上述的功能外，其强大的自动推挤 push 和贴线 hug 走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。
或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。
用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到Capture 线路图中，线路图修改后也可以非常方便地更新到Allegro 中；用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。
对于业界所重视的铜箔的绘制和修改功能，Allegro 提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。