allegro布线的注意事项
Cadenceallegro16.5使用技巧问题总结
Cadenceallegro16.5使用技巧问题总结1.ALLEGRO 自动布线后,为直角调整成45度角走线：Route-Gloss-Parameters-Convert corner to arc。
2.ALLEGRO系统菜单字体太小修改：Setup-User Preferences Editor-Ui-Fonts-fontsize中Value改大点，默认12改为14就差不多了。
3.隐藏覆铜：Setup-User Preferences Editor-Display-shape_fill-no_shape_fill打钩。
覆铜设置Shape-Global Dynamic Parameters.动态填充方式：Smooth、Rough、Disable ,Smooth完全显示避让效果,Rough：铜皮避让显示不完全, Disabled：不显示铜皮避让效果。
覆铜时可以先采用后两种，可以加快布线及DRC检查的速度，但是出Artwork时,通过Update to Smooth转换成过来。
动态铜皮的避让间距Clearances-Thru pin-Oversize value加10mil其他默认。
合并两块铜皮：Shape-Merge Shapes然后分别点击这两块铜皮。
4.添加测试点：Manufacture-Testprep-Automatic进行设置。
5.allegro布线完成后，对一些要进行修改调整Route-Slide,有三种模式可以选择。
6.撤销已经放置好的元件，框选元件右键Unplace component。
7. 在摆放元件时为方便需要关闭飞线：Display–Blank Rats–All 。
8.查找某一元件，Find对话框-Find By Name-Symbol(or Pin)-name输入元件名，Enter.9.约束规则设定：Setup-Constraints-Constraint Manager进行设置。
allegro教程之基本规则设置布线规则设置线宽及线间距的设置
A l l e g r o教程之基本规则设置布线规则设置线宽及线间距的设置-CAL-FENGHAI.-(YICAI)-Company One1在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。
比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢本文就对 Allegro 种的基本规则设置做一个详细的讲解。
注：本文是基于 Allegro 15 版本的。
对于16版本不适用。
首先需要打开规则管理器，可通过以下三种方式打开：一、点击工具栏上的图标。
二、点击菜单Setup->Constraints三、在命令栏内输入 "cns" 并回车打开的规则管理器如下：在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。
一般我们都默认开启。
可以实时查看产生的 DRC 错误，并加以修正。
接下来的 Spacing rule set 是对走线的线间距设置。
比如对于时钟线、复位线、及高速查分线。
我们可以再这里面加一规则，使其离其它信号线尽可能的远。
Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。
例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。
现针对一个时钟及电源，分别设置间距规则和物理规则。
首先筛选网络，对于需要设置线间距规则的网络赋上 Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上 Net_Physical_type 。
而对于即要线间距和线宽规则约束的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。
本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下：点击菜单 Edit->Properties然后在右侧 Find 一栏中选择 Nets 。
ALLEGRO DDR布线规则
ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。
Allegro Layout注意事项
Allegro Layout 注意事项：一、导入结构图，网络表。
根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOAT区。
二、布局，摆元器件。
设置W/S 走线规则三、画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape（电源层Shape板边比GND层内缩40 MIL）四、布线1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线）A、进出CHIP(集成电路芯片) 的TRACE要干净平顺B、进出Connector 时要每一颗EMI零件顺序走过C、Connector的零件区内走线，Placement净空（只出不进）2、高速信号走线：泛指FSB、DDR、等信号A、表层走线尽量短，绕等长时以内层为主。
B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT）C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出D、请看Guideline 处理走线（避免设置时的失误）3、BGA走线注意事项：A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。
BGA中以区块走线的方式，非其本身的信号不要进入。
B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。
C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK4、CLK信号走线：A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANEB、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA，CLK Generator的GND PIN可以内引接到SHAPE上，5、SHAPE 注意事项：A、板上大电流信号的SHAPE （例如：+VBAT、+VAC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在VOID 后过于破碎，影响信号导通。
Allegro使用技巧
Allegro使用技巧这几个分别是通用，布局，布线。
右键不一样，注意区别，最后一个是修剪直角。
Allegro技巧有太多了，就先选择我们会用到的10个类型。
Allegro封装神器FPM,写进教科书的网友作品。
快速生成封装。
•快速丝印丝印摆放总共分三步。
第一步调整统一大小先打开丝印层。
选择Edit-change，在find中只选择text，options中只选择text block并设置成自己需要的字体。
框选左右丝印。
第二步全部居中Manufacture-label Tune弹出label tune：配置如上，框选所有字体。
字体自动对齐器件中心。
如果没有label Tun选型，选择file-change edit勾选allegro productivity toolbox第三步放到合适位置可以第二步中的Center text设置好便宜距离之后，框选对应字体，对于0603元件通常短边60，长边110。
对于不规则或者密集器件，只能手动摆放。
•器件对齐除了选择大个网格摆放对齐外，对于高密度板，我们可以利用allegro的对齐功能进行器件对齐1.选择第二个placementedit2.框选需要对齐器件后，右键选择Align components 根据需要选择对齐模式，同时可以通过equal spaceing选择间距。
•Env文件Env可以快速的配置快捷键，比如实现AD里面的“空格”旋转器件（这里设置的是R）。
我们通常配置为全局量。
位置在...\Cadence\SPB_Data\pcbenv 下，直接替换即可。
替换前注意保存原来的set padpath等路径。
不然替换后还要重新设置路径。
快捷键有两种alias和funckey，Alias对于字母、数字类快捷键需要回车才会执行，Funckey则无需回车。
部分设置如下：funckey A slide #修线funckey B unrats net #关掉网络飞线funckey C change #改变属性funckey D shape select #修改铜皮funckey E add line #添加没有电气属性的线funckey F Delay Tune #等长蛇形线funckey G define grid #格点设置funckey H hilight #高亮funckey I zoom in #放大funckey J dehilight #取消高亮funckey K swap components #器件位置交换funckey L mirror #镜像funckey M move #移动funckey N show element #查看属性funckey O zoom out #缩小funckey P show measure #测距funckey Q done #完成funckey R angle 90 #旋转90funckey S shape add #添加铜皮funckey T text edit #文本编辑funckey U Assign Color #用颜色高亮funckey V rats net #打开网络飞线funckey W add connect #走线funckey Y Shape Edit Boundary #切割铜皮funckey Z align components #对齐使用注意事项，1.大小写匹配，2.输入快捷键前没有输入其他字母，可以在cmmand栏查看•增加组同样在placementedit下选中需要设置为同一组的元件，右键add to group，这样在移动的时候在find中选中groups，就可以一起移动了•相似布局对于具有相似的元件特别是电源电路，我们可以利用allegro的相似布局功能，快速布局1.先补好一组布局，右键place replicate create，再次右键选择done。
allegro中bga走线技巧
一、概述在PCB设计中，BGA（Ball Grid Array）封装是一种常见的封装类型，其走线技巧对于保证电路的稳定性和可靠性至关重要。
而Allegro软件作为一款专业的PCB设计软件，其在BGA走线技巧方面拥有丰富的功能和经验。
本文将结合Allegro软件，介绍BGA走线的相关技巧。
二、BGA走线的特点1. 焊球密集：BGA封装的焊球数量通常非常密集，要求在有限的空间内进行走线，因此在BGA走线时需要考虑如何合理利用每个焊球的连接。
2. 短丝走线：BGA封装内部的焊球通常距离很近，需要进行较短的走线以连接相邻的焊球，走线难度大。
3. 平面层分布受限：由于BGA封装的封装形式，平面层的分布受到限制，需要合理设计BGA的平面层连接。
三、BGA走线的技巧1. 使用阵列方式布局BGA焊盘。
将BGA焊盘布局为规整的阵列，有助于统一焊盘的位置，使得整体布线更加有规律。
2. 使用相对短的走线连接相邻焊盘。
尽量利用相对短的走线来连接相邻的焊盘，可以减少走线的长度，提高信号的传输速率和稳定性。
3. 均匀分布信号线。
在BGA走线时，尽量将信号线均匀地分布在BGA焊盘周围，可以有效减少信号线的堆积，提高整体的走线效率。
4. 合理进行平面层连接。
由于BGA走线时平面层的分布受限，需要合理设计平面层连接方式，使得平面层的连接更加稳定可靠。
四、Allegro中BGA走线的操作1. 创建BGA焊盘阵列。
在Allegro中可以通过BGA Wizard等工具快速创建BGA焊盘的阵列布局，便于后续的走线操作。
2. 使用自动布线工具。
Allegro提供了丰富的自动布线工具，包括差分对、信号完整性等功能，可以帮助工程师快速完成BGA走线，提高工作效率。
3. 使用多层布线功能。
Allegro软件中的多层布线功能可以帮助工程师更好地利用PCB多层结构，进行BGA走线，提高走线的密度和稳定度。
五、总结在PCB设计中，BGA走线是一个相对复杂的问题，需要工程师具备一定的经验和技巧。
Allegro布线重要事项
1：零件制作1.1：smd PAD单边加大0.3MM，两边加大0.3*21.2：dip pad单边加大0.3MM，两边加大0.3*21.3：dip pad上下层都需要soldermask1.4: smd PAD TOP层soldermask&pastemask1.5：smd PAD&dip pad需要有1PIN表示1.6：dip pad 1PIN需要做方型1.7：金手指需要全部开窗1.8：零件的高度:机构中会告诉你零件的高度位置，如果没有零件高度，那么机壳就会碰到，所以需要零件高度1.9：零件摆放的重要性:零件摆放的决定电源的流向性是否通常，以及线路信号的连接性是否干净整洁2.0：文字表达:文字的表达，方便焊接工人的焊接，以及后续修理工的维修2:走线规则2.1走直线，并且拐弯用45度，2.2：不可以从零件的肚子中间穿线，如电容，电阻，IC，等，（电源或PAD间距比较小的）2.3：不要有多余线头或VIA2.4：电源线需要都比常规线宽2.5：VIA不可以打在PAD上面3:LAYOUT 步骤3.1：按照SPEC制作零件3.2：按照客户提供的XLS，PDF，DXP等制作DSN（网路信号）3.3：导入客户提供的DXP（机构），部分可能只是提供长宽尺寸（金手指部分用0.2圆角）ROUTE KEEPIN ALL请做0.2MM3.4：打开一个新的ALLGERO，将路径（SETUP）指向需要的零件位置3.5：IMPORT （NET.TXT或ALLEGRO文件）3.6：PLACE MANULLY 拿出菜单中所有NETIN进去的零件3.7：将零件放进客户所提供的固定位置，（需要看清楚放在TOP还是BOT）3.8：rule设置，将客户提供的线宽，线距提前设置进去，（杂线一般使用0.15MM），LOGIC-ASSIGN DIFFERENTIAL PAIR设置配对走线3.9：请优先将重要线LAYOUT，如：（DIFF，CLK，USB，SATA，PCIE，等。
allegro走线规则
allegro走线规则Allegro是一种电子设计自动化 (EDA) 软件工具，在PCB设计中有着广泛的应用。
在使用Allegro进行PCB布线时，遵循一些走线规则对于保证电路板的性能和可靠性非常重要。
下面是一些参考内容，总结了Allegro中常见的走线规则。
1.走线方向：在Allegro中，走线时通常优先考虑水平或垂直方向的路径。
这有助于保持信号线的长度一致，并减少信号串扰的风险。
通过优先考虑水平或垂直方向的路径，可以减少线路的弯曲和拐角，提高布线的整体效果。
2.保持合理的线宽和距离：在进行层间走线时，通常需要根据电流、信号类型和允许的电路板尺寸来选择合适的线宽。
线宽太窄可能会导致过大的电阻、电流密度过高和信号功耗过高，而线宽太宽可能会占用过多的空间，并增加板上的串扰风险。
同样，走线时需要保持适当的线距，以减少相邻线路之间的串扰。
3.避免信号跳过卡槽/过孔：在Allegro中，卡槽和过孔常被用于穿越电路板的信号线。
然而，在走线时，有时候需要避免信号线跳过这些卡槽或过孔。
这是因为卡槽和过孔可能导致信号串扰或其他电磁干扰，影响电路传输的可靠性。
所以，在走线过程中，需考虑信号线的路径，避免其与卡槽或过孔相交。
4.设置绕线规则：在Allegro中，可以设置绕线规则来避免信号线与其他元件或区域的接触。
绕线规则可以帮助自动绕线工具绕过指定的区域，确保连接的准确性和稳定性。
这对于在拥挤的电路板设计中避免线路交叉和冲突非常有用。
5.电源和地线：在布线中，电源线和地线的走线规则也需要特别注意。
为了确保供电和地线的稳定性，它们在走线时通常需要使用较大的线宽。
此外，电源和地线应尽量短，以减少串扰和功率损耗。
如果电源和地线需要跨越较远的距离，可以考虑使用填充层或者增加地线的厚度来提高走线效果。
6.分析和验证：在走线过程中，可以使用Allegro提供的分析和验证工具来检查线路的连通性、电信号完整性和电流容量等。
分析和验证工具可以帮助发现潜在的问题，提前解决布线中的错误，并确保设计满足要求。
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A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
G. 如有特殊布局要求，应双方沟通后确定。
5. 同类型插装元器件在X或Y方向上应朝一个方向放置。
同一种类型的有极性分立元件也要力争在X或Y 方向上保持一致，便于生产和检验。
6. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。
7. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。
8. 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。
当安装孔需要接地时, 应采用分布接地小孔的方式与地平面连接。
9. BGA与相邻元件的距离>5mm。
其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
11. IC去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
12. 元件布局时,应适当考虑使用同一种电源的器件尽量放在一起, 以便于将来的电源分隔。
13. 用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。
串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过500mil。
匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远端匹配。
14. 布局完成后打印出装配图供原理图设计者检查器件封装的正确性，并且确认单板、背板和接插件的信号对应关系，经确认无误后方可开始布线。
C. 设置布线约束条件1. 报告设计参数布局基本确定后，应用PCB设计工具的统计功能，报告网络数量，网络密度，平均管脚密度等基本参数，以便确定所需要的信号布线层数。
信号层数的确定可参考以下经验数据Pin密度信号层数板层数1.0以上2 20.6-1.0 2 40.4-0.6 4 60.3-0.4 6 80.2-0.3 8 12<0.2 10 >14注：PIN密度的定义为：板面积（平方英寸）/（板上管脚总数/14）布线层数的具体确定还要考虑单板的可靠性要求，信号的工作速度，制造成本和交货期等因素。
1. 布线层设置在高速数字电路设计中，电源与地层应尽量靠在一起，中间不安排布线。
所有布线层都尽量靠近一平面层，优选地平面为走线隔离层。
为了减少层间信号的电磁干扰，相邻布线层的信号线走向应取垂直方向。
可以根据需要设计1--2个阻抗控制层，如果需要更多的阻抗控制层需要与PCB产家协商。
阻抗控制层要按要求标注清楚。
将单板上有阻抗控制要求的网络布线分布在阻抗控制层上。
2. 线宽和线间距的设置线宽和线间距的设置要考虑的因素A. 单板的密度。
板的密度越高，倾向于使用更细的线宽和更窄的间隙。
B. 信号的电流强度。
当信号的平均电流较大时，应考虑布线宽度所能承载的的电流，线宽可参考以下数据：PCB设计时铜箔厚度,走线宽度和电流的关系不同厚度，不同宽度的铜箔的载流量见下表:铜皮厚度35um 铜皮厚度50um 铜皮厚度70um铜皮Δt=10℃铜皮Δt=10℃铜皮Δt=10℃宽度mm 电流宽度mm 电流宽度mm 电流0.15 0.20 0.15 0.50 0.15 0.700.20 0.55 0.20 0.70 0.20 0.900.30 0.80 0.30 1.10 0.30 1.300.40 1.10 0.40 1.35 0.40 1.700.50 1.35 0.50 1.70 0.50 2.000.60 1.60 0.60 1.90 0.60 2.300.80 2.00 0.80 2.40 0.80 2.801.002.30 1.00 2.60 1.003.201.202.70 1.203.00 1.20 3.601.50 3.20 1.50 3.50 1.50 4.202.00 4.00 2.00 4.30 2.00 5.102.50 4.50 2.50 5.10 2.50 6.00注：i. 用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额50%去选择考虑。
ii. 在PCB设计加工中，常用OZ（盎司）作为铜皮厚度的单位，1 OZ铜厚的定义为1 平方英尺面积内铜箔的重量为一盎，对应的物理厚度为35um；2OZ铜厚为70um。
C. 电路工作电压：线间距的设置应考虑其介电强度。
D. 可靠性要求。
可靠性要求高时，倾向于使用较宽的布线和较大的间距。
E. PCB加工技术限制国内国际先进水平(仅供参考)推荐使用最小线宽/间距6mil/6mil 4mil/4mil极限最小线宽/间距3mil/3mil 2mil/2mil1. 孔的设置过线孔制成板的最小孔径定义取决于板厚度，板厚孔径比应小于5--8。
孔径优选系列如下(仅供参考)：孔径： 24mil 20mil 16mil 12mil 8mil焊盘直径：40mil 35mil 28mil 25mil 20mil内层热焊盘尺寸：50mil 45mil 40mil 35mil 30mil板厚度与最小孔径的关系(仅供参考)：板厚： 3.0mm 2.5mm 2.0mm 1.6mm 1.0mm最小孔径：24mil 20mil 16mil 12mil 8mil盲孔和埋孔盲孔是连接表层和内层而不贯通整板的导通孔，埋孔是连接内层之间而在成品板表层不可见的导通孔，这两类过孔尺寸设置可参考过线孔。
应用盲孔和埋孔设计时应对PCB加工流程有充分的认识，避免给PCB加工带来不必要的问题，必要时要与PCB供应商协商。
测试孔测试孔是指用于ICT测试目的的过孔，可以兼做导通孔，原则上孔径不限，焊盘直径应不小于25mil，测试孔之间中心距不小于50mil。
不推荐用元件焊接孔作为测试孔。
2. 特殊布线区间的设定特殊布线区间是指单板上某些特殊区域需要用到不同于一般设置的布线参数，如某些高密度器件需要用到较细的线宽、较小的间距和较小的过孔等，或某些网络的布线参数的调整等，需要在布线前加以确认和设置。
3. 定义和分割平面层A. 平面层一般用于电路的电源和地层（参考层），由于电路中可能用到不同的电源和地层，需要对电源层和地层进行分隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于12V时，分隔宽度为50mil，反之，可选10--25mil 。
B. 平面分隔要考虑高速信号回流路径的完整性。
C. 当由于高速信号的回流路径遭到破坏时，应当在其他布线层给予补尝。
例如可用接地的铜箔将该信号网络包围，以提供信号的地回路。
B. 布线前仿真（布局评估，待扩充）C. 布线1. 布线优先次序关键信号线优先：电源、模拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线密度优先原则：从单板上连接关系最复杂的器件着手布线。
从单板上连线最密集的区域开始布线。
2. 自动布线在布线质量满足设计要求的情况下，可使用自动布线器以提高工作效率，在自动布线前应完成以下准备工作：自动布线控制文件(do file)为了更好地控制布线质量，一般在运行前要详细定义布线规则，这些规则可以在软件的图形界面内进行定义，但软件提供了更好的控制方法，即针对设计情况，写出自动布线控制文件（do file),软件在该文件控制下运行。
3. 尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。
必要时应采取手工优先布线、屏蔽和加大安全间距等方法。
保证信号质量。
4. 电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
5. 有阻抗控制要求的网络应布置在阻抗控制层上。
6. 进行PCB设计时应该遵循的规则1）地线回路规则：环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。
针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
2）串扰控制串扰（CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。
克服串扰的主要措施是：加大平行布线的间距，遵循3W规则。
在平行线间插入接地的隔离线。
减小布线层与地平面的距离。
3）屏蔽保护对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。