计算机组成原理第三章存储器与存储系统资料
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数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
计算机组成原理期末重点章节知识点
计算机组成原理第一章计算机系统概论（清楚一个概念）计算机的性能指标：吞吐量：表征一台计算机在某个时间间隔内能够处理的信息量。
响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。
利用率：在给定的时间间隔内系统被实际使用的时间所占的比率，用百分比表示。
处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。
总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器容量：存储器中所有存储单元的总数目，通常KB,MB,GB,TB来表示。
存储器带宽：单位时间内存储器读出的二进制数信息量，一般用字节数/秒表示。
主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率叫CPU的主频。
度量单位MHZ（兆赫兹）、GHZ（吉赫兹）主频的倒数称为CPU时钟周期（T),T=1/f，度量单位us，nsCPU执行时间：表示CPU执行一般程序所占的CPU时间，公式：CPU执行时间=CPU时钟周期数xCPU时钟周期CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。
公式：CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS：表示平均每秒执行多少百万条定点指令数，公式：MIPS=指令数/（程序执行时间x10^6）第二章运算方法和运算器原码定义：（1）整数（范围（-（2^n-1）~ 2^n-1)（2）小数(范围-（2^-n-1 ~ 1-2^-n)反码定义：（3）整数（范围（-（2^n-1）~ 2^n-1)（4）小数(范围-（2^-n-1 ~ 1-2^-n)补码定义：（5）整数（范围（-（2^n ）~ 2^n-1)（6）小数(范围（-1 ~ 1-2^-n)移码表示法（用于大小比较与对阶操作）IEEE754标准格式：符号位（1位）+ 阶码（移码）+ 尾数正溢：两个正数相加，结果大于机器字长所能表示的最大正数负溢：两个负数相加，结果小于机器字长所能表示的最小负数检测方法：1、双符号位法2、单符号位法不带符号阵列乘法器：同行间并行不同行间串行浮点加减运算操作过程大体分四步：1、0操作数检查2、比较阶码大小完成对阶3、尾数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性线性流水线的加速比：C k=T L/T K =nk/k+（n-1）第三章存储系统程序局部性原理：在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的地址空间则很少访问的现象。
第3章 存储系统(四)
四川警安职业学院标准教案纸
图3-8 P沟道EPROM结构示意图
管子用于存储矩阵时，一个基本存储元电路如图3-8(b)所示，这种电路所组成的存储矩阵”。
当写入“0”时，在D和S极之间加上25V高压，另外加上编程脉冲
所选中的单元在这个电压作用下，D，S之间被瞬时击穿，于是有电了通过绝缘层注入到硅栅。
因为硅谷栅被绝缘层包围，故注入的电子无处泄漏，硅谷栅变负，于是就形成了导电沟道。
0”。
图3-9 2716 型EPROM 结构方框图
出于存储器材片容量为2K×8位，故用11条地址线，7条用于行译码，4条用于列译码。
EPROM还可以工作在功耗下降方式。
此时功耗525mW下降到
对机器工作十分有利。
这可以在PD/PGM输入端输入一个TTL的高电平信号来实现，此时
工作在高阻状态。
在正常工作情况下，CS端与PD/PGM端是连在一起的，因此，没有选取中的片子就工作。
第3章 存储系统(三)
4.存储器控制电路
动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新/访存裁决、刷新控制逻辑等。这些控制线路可以集中在一个半导体芯片上，形成DRAM控制器。它是CPU和DRAM片子之间的接口电路，即将CPU的信号变换成适合DRAN片子的信号，借助DRAM控制器，可把DRAM看作像SRAM一样使用，为系统设计带来很大方便。
3.DRAM的刷新
动态MOS存储器采用“读出”方式进行刷新。因为在读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。通常，在再生过程中只改变行选择线地址，每次再生一行。依次对存储器的每一行进行读出，就可完成对整个DRAM的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。一般2ms，4ms或8ms。
采用这种方式的整个存储器的平均读/写周期，与单个存储器片的读/写工作所需的周期相差不多，所以这种刷新方式较适用于高速存储器。
分散式刷新方式的时间分配把一个存储系统周期tC分为两半，周期前半段时间tM用来读/写操作或维持信息，周期后半段时间tR作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。假如存储器片的读/写周期为0.5μs，则存储器系统周期为1μs。由此可见，整个系统的速度降低了。在这种情况下，只需128μs就可将全部存储单元刷新一遍，这比允许的间隔2ms要短得多。当然，在分散式下，不存在有停止读/写操作的死时间。
2.单管动态存储元
为了进一步缩小存储器的体积，提高它们的集成度，人们又设计了单管动态存储元电路。
单管动态存储元电路如图3-7(b)所示，它由一个管子T1和一个电容C构成。写入时，字选择线为“1”，T1管导通，写入信息由位线(数据线)存入电容C中；读出时，字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。
动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新/访存裁决、刷新控制逻辑等。这些控制线路可以集中在一个半导体芯片上，形成DRAM控制器。它是CPU和DRAM片子之间的接口电路，即将CPU的信号变换成适合DRAN片子的信号，借助DRAM控制器，可把DRAM看作像SRAM一样使用，为系统设计带来很大方便。
3.DRAM的刷新
动态MOS存储器采用“读出”方式进行刷新。因为在读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。通常，在再生过程中只改变行选择线地址，每次再生一行。依次对存储器的每一行进行读出，就可完成对整个DRAM的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。一般2ms，4ms或8ms。
采用这种方式的整个存储器的平均读/写周期，与单个存储器片的读/写工作所需的周期相差不多，所以这种刷新方式较适用于高速存储器。
分散式刷新方式的时间分配把一个存储系统周期tC分为两半，周期前半段时间tM用来读/写操作或维持信息，周期后半段时间tR作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。假如存储器片的读/写周期为0.5μs，则存储器系统周期为1μs。由此可见，整个系统的速度降低了。在这种情况下，只需128μs就可将全部存储单元刷新一遍，这比允许的间隔2ms要短得多。当然，在分散式下，不存在有停止读/写操作的死时间。
2.单管动态存储元
为了进一步缩小存储器的体积，提高它们的集成度，人们又设计了单管动态存储元电路。
单管动态存储元电路如图3-7(b)所示，它由一个管子T1和一个电容C构成。写入时，字选择线为“1”，T1管导通，写入信息由位线(数据线)存入电容C中；读出时，字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。
白中英计算机组成原理第3章_内部存储器
存储器带宽
每秒从存储器进出信息的最大数量； 单位为位/秒或者字节/秒。
2014年12月14日星期日 12
求存储器带宽的例子
设某存储系统的存取周期为500ns，每个存取周期可 访问16位，则该存储器的带宽是多少？ 存储带宽= 每周期的信息量 / 周期时长 = 16位/(500 ╳10-9)秒 = 3.2 ╳ 107 位/秒 = 32 ╳ 106 位/秒 = 32M位/秒
第三章 内部存储器
目录
3.1 存储器概述
3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 CACHE存储器
（理解）
（理解） （掌握） （理解） （理解） （掌握）
2014年12月14日星期日
2
学习要求
理解存储系统的基本概念 熟悉主存的主要技术指标 掌握主存储器与CPU的连接方法
半导体存储器：用半导体器件(MOS管)组成的存储器； 软盘
磁表面存储器：用磁性材料(磁化作用)做成的存储器； 光盘存储器：用光介质(光学性质)构成的存储器； 光盘 按存取方式分 随机存储器：存取时间和存储单元的物理位臵无关； 顺序存储器：存取时间和存储单元的物理位臵有关；
半导体 存储器 磁带 硬盘 磁带
数据总线 MDR
•••
驱动器
•••
译码器
控制电路
•••
MAR
地址总线
2014年12月14日星期日
读
写
23
32K×8位的SRAM逻辑结构图
X方向： 8根地址线 输出选中 256行
动画演示： 3-3.swf
三维存储 阵列结构
输入输出时 分别打开不 同的缓冲器
读写、 选通 控制
计算机组成原理：第三章 主存储器和存储系统1
低位地址分配给芯片，高位地址形成片选逻辑。
芯片
芯片地址
片选信号
片选逻辑
1K
A9…A0
CS0
A11 A10
1KA9…A0Fra bibliotekCS1
A11 A10
1K
A9…A0
CS2
A11 A10
1K
A9…A0
CS3
A11A10
（6）连接方式：扩展位数,扩展单元数,连接控制线
A11
A10
A9
A8
片选
译码
CS0
CS1
CS2
RAM； 8K×8位RAM； 2K×8位ROM； 4K×8位ROM； 8K×8位ROM及74LS138译码器和
各种门电路，画出CPU与存储器的连接图，要求最小4K为系统程序区，相邻8K为用户程序
区。
（1）写出对应的二进制地址码
（2）确定芯片的数量及类型
（3）分配地址线
（4）确定片选信号
2. P86 — 4.6
A14
A15
MREQ
A0
…
…
A13
A12
A11
A10
A9
G1
G2A
G2B
C
B
A
&
Y4
…
PD/Progr
2K ×8位
ROM
…
…
…
D7
D4
D3
D0
Y5
WE
CPU与存储芯片的连接图
…
1K ×4位
RAM
…
…
1K ×4位
RAM
例2： 设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WE
芯片
芯片地址
片选信号
片选逻辑
1K
A9…A0
CS0
A11 A10
1KA9…A0Fra bibliotekCS1
A11 A10
1K
A9…A0
CS2
A11 A10
1K
A9…A0
CS3
A11A10
（6）连接方式：扩展位数,扩展单元数,连接控制线
A11
A10
A9
A8
片选
译码
CS0
CS1
CS2
RAM； 8K×8位RAM； 2K×8位ROM； 4K×8位ROM； 8K×8位ROM及74LS138译码器和
各种门电路，画出CPU与存储器的连接图，要求最小4K为系统程序区，相邻8K为用户程序
区。
（1）写出对应的二进制地址码
（2）确定芯片的数量及类型
（3）分配地址线
（4）确定片选信号
2. P86 — 4.6
A14
A15
MREQ
A0
…
…
A13
A12
A11
A10
A9
G1
G2A
G2B
C
B
A
&
Y4
…
PD/Progr
2K ×8位
ROM
…
…
…
D7
D4
D3
D0
Y5
WE
CPU与存储芯片的连接图
…
1K ×4位
RAM
…
…
1K ×4位
RAM
例2： 设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WE
计算机组成原理第三章存贮系统2
三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用 全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u， 则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、 块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块 写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分 （块号和字），比较电路块号与Cache 表中 的标记进行比较，相同表示命中，访问相应单 元；如果没有命中访问内存，CPU 直接访问 内存，并将被访问内存的相对应块写入Cache。
相应行； 把行标记与
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16
A0 A1
…
A5
1
1
地 址 反 相 器
…
X 译 码 器
2
… …
驱 动 器
2
… …
6
2 1
64×64=4096 存储矩阵
()
64
64 1 …… 64
I/O 电路 Y 译码器
输出驱动
输出
1 2 …… 64
地址反相器(6)
控制电路
输入
…
A6 A7
A11
13
读/写 片选
主编 薛胜军教授
计算机组成原理
第三章 存储器及存储系统
D
19
主编 薛胜军教授
计算机组成原理
3．动态MOS RAM芯片实例
64 条行 选择线的 译码器
32×128 存储元 128 输出放大器 32×128 存储元
128 条列选择线的 译码器和 I/O 门
64 条行 选择线的 译码器
32×128 存储元 128 输出放大器 32×128 存储元
7b 锁存器
2. 按存取方式分类 （1）随机存储器（RAM，Random Access Memory）
（2）串行访问存储器（SAS，Serial Access Storage） 串行存储器又可分为顺序存取存储器（SAM， Serial Access Memory）和直接存取存储器 （DAM，Direct Access Memory）。 （ 3 ） 只 读 存 储 器 （ ROM ， Read-Only Memory）
另一个与存取时间指标相近的速度指标是存取周期 （Memory Cycle Time），用TＭ表示，TＭ表示存储器 作连续访问操作过程中一次完整存取操作所需的全部时 间。所以存取周期是指连续启动两次独立的存储器操作 （如连续两次读操作）所需间隔的最小时间。通常存取 周期略大于存取时间，即TＭ> TＡ。
计算机组成原理
第三章 存储器及存储系统
第三章 存储器及存储系统
主编 薛胜军教授
1
计算机组成原理
第三章 存储器及存储系统
3.1 存储器概述
3.1 .1 存储器分类
1. 按存储介质分类 （1） 半导体存储器
（2） 磁表面存储器。
（3） 激光存储器
主编 薛胜军教授
2
计算机组成原理
第三章 存储器及存储系统
主编 薛胜军教授
计算机组成原理
3.2.3 主存储器的基本操作
第三章 存储器及存储系统
CPU
MDR MAR
地址总线 k 位
数据总线 n 位
Read Write MAC 控制总线
10
主存容量 2k 字
字长 n 位 MEM
主编 薛胜军教授
计算机组成原理
3.3 半导体存储器芯片 3.3.1 静态MOS存储器 1．静态MOS存储元
主编 薛胜军教授
7
计算机组成原理
第三章 存储器及存储系统
2. 存取时间 信息存入存储器的操作叫写操作，从存储器取出信
息的操作叫读操作，读/写操作统称作“访问”。从存 储器接收到读（或写）申请命令到从存储器读出（或写 入）信息所需的时间称为存储器访问时间（Memory
Access Time）或称存取时间，用TＡ表示。 3. 存取周期
主编 薛胜军教授
8
计算机组成原理
第三章 存储器及存储系统
3.2.2 主存储器的基本结构 它由存储体加上一些外围电路构成。外围电路包括地址 译码驱动器、数据寄存器和存储器控制电路等。
地址 n 位 (CPU)
地 址 译 码 2n 驱 动 器
存储体
…
(CPU) R/W 控制线路
9
m位
数据寄存器 m位 (CPU)
3.3.2动态MOS存储器
1．四管动态存储元
T9 预先
字选择线(X)
第三章 存储器及存储系统
ED T10 预先
T5 A T1
B T6 T2
CD D
T7 (I/O)
位选择线(Y)
18
CD D
T8 (I/O)理
2．单管动态存储元
字选线
第三章 存储器及存储系统
T1 C
数据线
CD
X 地址 译码线
第三章 存储器及存储系统 VCC
T3
T4
T5 A
B T6
T1
T2
D
D
T7
T8
(I/O)
接 Y 地址译码线
11
(I/O)
主编 薛胜军教授
计算机组成原理
第三章 存储器及存储系统
Source
Grid
Drain
N-
N-
P+基体
主编 薛胜军教授
12
计算机组成原理
2．静态MOS存储器的组成
第三章 存储器及存储系统
（行）
7b 锁存器
（列）
第三章 存储器及存储系统
输出锁 存器和 缓冲器
DOUT
RAS
15
计算机组成原理
4．存储器的读操作
第三章 存储器及存储系统
地址 CS
D OUT
t RC t
A
t CO
tCX
t OTD
t OHA
主编 薛胜军教授
16
计算机组成原理
4．存储器的写操作
地址
CS
WE
tAW
第三章 存储器及存储系统
tWC
tW
tWR
DOUT
tDTW
tDW
tDH
DIN
主编 薛胜军教授
17
计算机组成原理
主编 薛胜军教授
5
计算机组成原理
CPU 寄 存 器 组
第三章 存储器及存储系统
Cache 高速缓冲 存储器
主机
6
主外 存存
主编 薛胜军教授
计算机组成原理
第三章 存储器及存储系统
3.2 主存储器
3.2.1 主存储器的技术指标
主存储器的性能指标主要是存储容量、存取时间和存取 周期。 1. 存储容量
在一个存储器中可以容纳的主存储器的单元总数通常称 为该存储器的存储容量。存储容量通常用字节，符号为 B（Byte）作单位。
3．静态MOS存储器芯片实例（Intel 2114)
A3 A4 A5
输入数 …
输入数
VCC GND
A6
据控制 …
据控制
A7
A8
……
I/O1
I/O2
输入数
列 I/O 电路
据控制
I/O3
列选择缓冲
I/O4 A0 A1 A2 A3
CS
&
& WE
14
主编 薛胜军教授
计算机组成原理
第三章 存储器及存储系统
主编 薛胜军教授
主编 薛胜军教授
3
计算机组成原理
第三章 存储器及存储系统
3．按信息的可保存性分类 断电后信息就消失的存储器称为非永久记忆的存储器。
断电后仍能保持信息的存储器称为永久性记忆的存储器。
4．按在计算机系统中的作用分类 根据存储器在计算机系统中所起的作用，存储器可分为
主存储器（内存）、辅助存储器（外存）、缓冲存储器、 控制存储器等。
主编 薛胜军教授
4
计算机组成原理
3.1.2 存储器的分级结构
第三章 存储器及存储系统
中央处理器能直接访问的存储器称为内部存储器，它包括高 速缓冲存储器和主存储器。中央处理器不能直接访问外存储器， 外存储器的信息必须调入内存储器后才能为中央处理器进行处 理。
1．高速缓冲存储器（Cache） 2．主存储器 3 ．外存储器