用同步十进制加法记数器构成的一个六进制记数器
《数字电子技术基础》复习题
10.组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属
于计数器。
答：同步
11.组成计数器的各个触发器的状态，在时钟信号到达时不能同时翻转，它属于计数器。
答：异步
12.两片中规模集成电路10进制计数器串联后，最大计数容量为（）位。
答：100
13．驱动共阳极七段数码管的译码器的输出电平为（）有效。
A．110 B．001 C．100 D．000
答：B
11.8—3线优先编码器（74LS148）中，8条输入线 ~ 同时有效时，优先级最高为I7线，则 输出线的状态是（）
A.000 B.010 C.101 D.111
答：A
12.引起组合逻辑电路中竟争与冒险的原因是（）
A.逻辑关系错；B.干扰信号；C.电路延时；D.电源不稳定。
答：D
5.指出下列各式中哪个是四变量A、B、C、D的最小项
A.ABC；B. A+B+C+D；C.ABCD；D. A+B+D
答：C
6.测得某逻辑门输入A、B和输出F的波形如图所示，则F（A，B）的表达式为（）
A.F=AB B. F=
C.F= D. F=A⊕B
答：B
7.函数F(A,B,C)=AB+AC的最小项表达式为( )。
答：C
13.一个16选一的数据选择器，其地址输入（选择控制输入）端的个数是（）
A.1 B.2 C.4 D.16
答：C
14.半加器和的输出端与输入端的逻辑关系是（）
A、与非B、或非C、与或非D、异或
答：D
15.逻辑数F=A +B ，当变量的取值为（）时，将出现冒险现象。
A.B=C=1 B.B=C=0 C.A=1，C=0 D.A=0，B=0
(完整word版)六进制同步加法计数器
成绩评定表课程设计任务书目录1 课程设计的目的与作用 02 设计任务 02.1同步计数器 02.2八选一数据选择器 02.3设计集成芯片计数器 (1)3设计原理 (1)3.1同步计数器 (1)3.2八选一数据选择器 (2)3.3集成芯片计数器 (2)4实验步骤 (2)4.1同步计数器的设计 (2)4.2八选一数据选择器 (6)4.3用集成芯片设计计数器 (7)5设计总结 (9)6参考文献 (10)1 课程设计的目的与作用（1）了解同步计数器及序列信号发生器工作原理，会用分立的或集成的芯片设计并调试相应的电路。
（2）掌握计数器电路的分析，设计及应用，可以用相应的实物芯片及实验箱设计出简单地计数器。
（3）掌握序列信号发生器的分析，设计方法及应用。
（4）掌握用集成芯片设计N位计数器的方法。
（5）锻炼同学们的动手能力，通过理论与实际的联系增强同学们对理论知识的理解。
2 设计任务2.1同步计数器（1）设计一个六进制同步加法计数器（无效状态是：000、100）。
（2）在实验中选用合适的触发器，组合电路可以选用与非门或与非门，（3）根据同步计数器原理设计相应的加法计数器电路图。
（4）根据设计好的电路图用Multisim进行仿真，并且调试电路发现电路中的错误并加以改正。
（5）检查无误后用数字电子技术实验箱及相应的元件及导线连接实物电路，并测试电路功能。
2.2 八选一数据选择器（1）用74151设计一个八选一数据选择器。
（2）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。
（3）检测电路的功能。
2.3设计集成芯片计数器（1）用集成芯片设计一个十三进制计数器。
（2）根据要求选用适当的芯片。
（3）在选好的芯片的基础上设计电路。
（4）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。
（5）检测电路的功能。
3设计原理3.1同步计数器（1）广义的讲，一切可以完成计数工作的器物都是计数器。
在数字电子技术中，计数器是用来统计输入脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件。
第7章习题详细解答
第7章习题解答7—1判断题（对的打√，不对的打×)1。
数字电路分为门电路和时序逻辑电路两大类。
（× )2。
边沿触发器和基本RS触发器相比，解决了空翻的问题.（×）3. 边沿触发器的状态变化发生在CP上升沿或下降沿到来时刻，其他时间触发器状态均不变。
（√）4. 基本RS 触发器的输入端就是直接置0端和直接置1端。
（√)23 的计数器。
（×）5。
3位二进制计数器可以构成模为16。
十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。
（√）7. 构成一个7进制计数器需要7个触发器。
（×）8．当时序电路存在无效循环时该电路不能自启动.( √)9。
寄存器要存放n位二进制数码时，需要n2个触发器。
(×）10．同步计数器的计数速度比异步计数器快。
（√）11。
在计数器电路中，同步置零与异步置零的区别在于置零信号有效时，同步置零还需要等到时钟信号到达时才能将触发器置零，而异步置零不受时钟的控制。
（√）12。
计数器的异步清零端或异步置数端在计数器正常计数时应置为无效状态。
（√）13。
自启动功能是任何一个时序电路都具有的。
（× )14。
无论是用置零法还是用置数法来构成任意N进制计数器时，只要置零或置数控制端是异步的,则在状态循环过程中一定包含一个过渡状态；只要是同步的，则不需要过渡状态。
（√）15。
用置零法或置位法可以设计任意进制的计数器.(×）7—2 由或非门组成的基本RS触发器如图7—38所示，已知R、S的电压波形，试画出与之对应的Q和Q的波形。
图7—38 题7-2图解:由或非门组成的基本RS触发器的特性表，可得该题的输出端波形如下图所示：或非门RS 触发器特性表 题7—2 波形图7—3由与非门组成的基本RS 触发器如图7-39所示，已知R 、S 的电压波形,试画出与之对应的Q 和Q 的波形。
图7-39 题7-3图解：由与非门组成的基本RS 触发器的特性表，可得该题的输出端波形如下图所示:与非门RS 触发器特性表 题7—3波形图7-4已知如图7-40所示的各触发器的初始状态均为0，试对应画出在时钟信号CP 的连续作用下各触发器输出端Q 的波形。
六进制计数器
六进制计数器计数器的分类：按功能分有：加法计数器（每输入一个脉冲，就进行一次加1运算）、减法计数器（每输入一个脉冲，就进行一次减1运算）和可逆计数器（既具有加法又有减法）；按计数脉冲作用方式分有：同步计数器（各触发器的状态变换与时钟脉冲同步）、异步计数器（它们触发器状态的变换有先有后）；按数制分有：二进制计数器（进制数N=2n ， n 为二进制数的位数）、十进制计数器（用四位二进制数来代表十进制数的每一位数，即二-十进制计数器）和N （任意）进制计数器（ 、10）。
六进制计数器属于N=6的任意进制计数器，较简单，便于初学者学习。
下面具体分析异步六进制加法计数器的工作过程。
如图所示为由3个JK 触发器组成异步六进制加法计数器逻辑图。
计数脉冲CP 从最低位触发器的时钟端加入，3个触发器F 0、F 1、F 2的置零端并联连接。
工作原理：由CR 引入清零负脉冲，置计数器初态000012=Q Q Q 。
CP 1作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出001012=Q Q Q 。
CP 2作用后，F 0翻转，0Q 由1变为0，0Q 的这一负跳变同时加到F 1、F 2，触发F 1翻转，1Q 由0变为1；因F 2J 即与门输出，此时与门两输入端中与1Q 相连一端为0，J =0，K =1，故F 2仍为0态，计数器输出010012=Q Q Q 。
CP 3作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出011012=Q Q Q 。
CP 4作用后，F 0翻转，0Q 由1变为0，F 1也翻转，1Q 由1变为0，F 2因此时与门两输入端都是1，1=J ，1=K ，也同时翻转，2Q 由0变为1，计数器输出100012=Q Q Q 。
CP 5作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出101012=Q Q Q 。
CP 6作用后，F 0翻转，0Q =0，送出由1到0的负脉冲，但此时由于F 2输出端02=Q 的低电平接在F 1J 将F 1封锁，故F 1为0态不变，01=Q ；F 2因与门两输入端都为0，0=J ，1=K ，其输出同J ，02=Q ，计数器输出000012=Q Q Q ，返回初态，输出一进位脉冲，完成异步六进制加法计数过程。
数字逻辑习题
第一章1.1 将下列二进制数转换为等值的十进制数和十六进制数。
（100010111 ）2 ；（1101101 ）2 ；（0.01011111 ） 2 ；（11.001 ）2 。
1.2 将下列十六进制数转换为等值的二进制数和十进制数。
（8C ）16 ；（3D.BE ）16 ；（8F .FF ）16 ；（10.00 ）16 。
1.3 将下列十进制数转换为等值的二进制数和十六进制数。
（37 ）10 ；（51 ）10 ；（25.25 ）10 ；（0.75 ）10 。
1.4 用逻辑代数的基本公式和常用公式将下列逻辑函数化为最简与或式。
（ 1 ）（ 2 ）（ 3 ）（ 4 ）（ 5 ）1.5 将下列函数化为最小项表达式。
（ 1 ）（ 2 ）（ 3 ）1.6 用卡诺图化简法将下列逻辑函数化为最简与或式。
（ 1 ）（ 2 ）（ 3 ）（ 4 ）（ 5 ），约束条件为1.7 逻辑代数中三种最基本的逻辑运算是什么？1.8 任意两个不同的最小项之积恒为。
1.9 逻辑变量A 、B 、C 的全部最小项之和恒为。
1.10 8421BCD 码（10001000 ）对应的余3 码为。
1.11 函数的最简与或式是。
; ;; ;1.12 的原函数。
; ;1.13 以下的逻辑式中，正确的是。
则则第二章2.1 在逻辑电路中，以1 表示高电平，以0 表示低电平的逻辑关系称为逻辑。
2.2 用于实现基本逻辑运算的电子电路通称为。
2.3 要封锁一个或门（即输出恒为高电平），可将其中一个输入端接电平。
2.4 要封锁一个与门（即输出恒为低电平），可将其中一个输入端接电平。
2.5 三态输出门电路的三种输出状态是、和。
2.6 输出能实现线与（即输出端并联）的门电路有。
2.7 若将8 个三态门的输出端共用一条数据线，则在任何时刻应至少有个三态门的输出端处于高阻状态。
2.8 二极管门电路如下图所示，已知二极管、的导通压降为，当时，输出是。
2.9 在下列各TTL 门电路中，的是图。
数电习题及答案
数电习题及答案(总32页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--一、时序逻辑电路与组合逻辑电路不同，其电路由组合逻辑电路和存储电路（触发器）两部分组成。
二、描述同步时序电路有三组方程，分别是驱动方程、状态方程和输出方程。
三、时序逻辑电路根据触发器的动作特点不同可分为同步时序逻辑电路和异步时序逻辑电路两大类。
四、试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
解：驱动方程：001101J KJ K Q====状态方程：100111010nnQ QQ Q Q Q Q++==+输出方程：10Y Q Q=状态图：功能：同步三进制计数器五、试用触发器和门电路设计一个同步五进制计数器。
解：采用3个D触发器，用状态000到100构成五进制计数器。
（1）状态转换图（2）状态真值表（3）求状态方程（4）驱动方程（5）逻辑图（略）[题] 分析图所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出状态转换图，并说明时序电路是否具有自启动性。
解：触发器的驱动方程2001021010211J Q K J Q J QQ K Q K ====⎧⎧⎧⎨⎨⎨==⎩⎩⎩ 触发器的状态方程120011010112210n n n Q Q Q Q Q Q Q Q Q Q Q Q +++==+=⎧⎪⎪⎨⎪⎪⎩输出方程 2Y Q = 状态转换图如图所示所以该电路的功能是：能自启动的五进制加法计数器。
[题] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。
解：驱动方程输出方程 状态方程状态转换图如图 所示功能：所以该电路是一个可控的3进制计数器。
[题] 分析图时序电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。
电子技术基础实验课程设计-用74LS161设计六十进制计数器
电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
数字电子技术_4套期末试卷_含答案综述
《数字电子技术基础》(第一套)一、填空题：（每空1分，共15分）1．逻辑函数Y AB C=+的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量10000000为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所示电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、用T触发器和异或门构成的某种电路如图5(a)所示，在示波器上观察到波形如图5(b)所示。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
ROM中的数据见表1所示。
试画出在CP信号连续作用下的D3、D2、D1、D0输出的电压波形，并说明它们和CP 信号频率之比。
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如何改进六进制记数器设计的方法
---私立华联学院电子信息工程系龙志
摘要：本文主要通过对同步十进制加法计数器74LS160实现六进制计数器的的常规设计分析,进而研究并实现对六进制计数器的改进设计,本设计主要是对74LS160的异步复位端进行分析设计,使用74LS160能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使异步复位信号能够持续足够长的时间，从而使74LS160能够从0110这一状态复位变为0000状态,成功得竞争结果，实现我的设计思想。
关键字：同步计数器、加法计数器、触发器、计数脉冲、异步复位、预置数
引言：任何一个数字系统几乎都包含计数器。
计数器不仅可以用来计数，也可用来定时、分频和进行数字运算。
所谓计数，就是计算输入脉冲的个数，而计数器就是实现计数功能的时序部件。
计数器的种类很多。
按照组成计数器各触发器的状态转换所需CP是否来自统一的计数脉冲，可以分为同步计数器和异步计数器；按照计数数值的增减情况可以分为加法计数器、减法计数器和可逆计数器；按照计数进位制不同可分为二进制计数器、十进制计数器和任意进制计数器；按照集成工艺不同可分为双极型计数器和单极型计数器。
另外，计数器既有中规模集成组件，也可以用小规模集成电路组成。
正文：除了计数功能外，计数器还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。
前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。
虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。
同时我们也知道计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。
计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用置数控制端或清零端,让电路跳过某些状态来获得N进制计数器。
下面我举自己设计的用同步十进制加法计数器74LS160构成一个六进制计数器。
首先，在做出设计之前，我们先来了解一下同步加法计数器74LS160主要功能,如表1:
表1 74160的功能表
由表1可知，74LS160具有以下功能：
①异步清零。
当R D＝0时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2Q l Q0＝0000），称为异步清零。
②同步并行预置数。
当R D＝1、L D＝0时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2Q l Q0＝d3d2d1d0。
由于这个操作要与CP上升沿同步，所以称为同步预置数。
③计数。
当R D＝L D＝EP＝ET＝1时，在CP端输入计数脉冲，计数器进行二进制加法计数。
④保持。
当R D＝L D＝1，且ET
EP ＝0，即两个使能端中有0时，则计数器保持原来的状态不变。
这时，如EP＝0、ET＝1，则进位输出信号RCO保持不变；如ET＝0则不管EP状态如何，进位输出信号RCO为低电平0。
有了以上的功能,我们就可以很灵活的对74LS160芯片进行应用操作
因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我只需保留十进制计数器的六个状态即可。
74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001图1-1。
图1-1
我保留哪六个状态呢？理论上，我保留哪六个状态都行。
然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。
一般情况下，我保留0000和1001两个状态。
因为
74LS160从1001变化到0000时，将在进位输出端产生一个进位脉冲，所以我保留了0000和1001这两个状态后，我就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。
于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。
而我采用0000、0001、0010、0011、0100和1001这六个状态。
如何让74LS160从0100状态跳到1001状态呢？我用一个混合逻辑与非门构成一个译码器图1-2，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而实现了状态跳跃。
图1-2 用置数法将74LS160接成六进制计数器（置入1001）
另外一个方法的六进制计数器就是如图1－3，是用74LS160实现六进制计数器的参考电路。
当Q3Q2Q1Q0=0111时，经过与非门所产生的零脉冲迅速使计数器清零，之后在输入CP脉冲的作用下，并很快依次输出
0000→0001→0010→0011→0100→0101→0000。
当输入6个低频连续脉冲，从而可通过数码管来观察显示设计的结果。
图1－3 74LS160实现六进制计数器的设计
再者,在设计方面,我们还可采用异步方法,所以下面的设计,比以上这两个方案稍微
繁琐一点的是利用74LS160的异步复位端。
下面这个电路中图1-3，也有一个由混合逻辑与非门构成的译码器。
图1-3 用置零法将74LS160接成六进制计数器
不过，这个译码器当输入为0110时才输出低电平，使74LS160异步复位，进入0000这个状态。
从0000状态开始，随着时钟脉冲的不断到来，74LS160依次变为0001、0010、0011、0100、0101、和0110状态图1-4。
可能有人说：“不对！这个电路总共有七个状态，应该是七进制计数器呀！”但你想，这个电路虽然要经历七个状态，但是只需六个脉冲就完成一个计数循环，因此它仍是六进制计数器,这就是我们常常所要注意的问题。
图1-4
我们仔细分析一下。
假设74LS160的初始状态为0000，第一个时钟脉冲到达后，它的状态变为0001，第二个时钟脉冲到达后，它的状态变为0010，……，第五个时钟脉冲到达后，它的状态变为0101，第六个时钟脉冲到达后，它的状态变为0110。
当74LS160处于0110这个状态时，译码器输出低电平，使74LS160异步复位，进入0000这个状态。
“异步复位”是一个关键词。
与同步复位不同，异步复位不受时钟脉冲的控制。
于是，译码器的输出刚变成低电平，74LS160的状态就变成了0000。
理想情况下，74LS160在第六个时钟周期内首先在0110状态停留片刻，然后就稳定地停留在0000状态。
我们知道，计数器的工作对象是时钟脉冲。
计数，就是计时钟脉冲的个数。
在这个设计中，74LS160从0000状态出发，经过六个（而不是七个）时钟周期又回到了0000状态，也就是说，每六个（而不是七个）时钟脉冲就使74LS160的状态循环一次。
因此，这个电路是一个六进制计数器。
计数循环中包括0000、0001、0010、0011、0100和0101这六个稳定状态。
可能有人觉得把七个状态算成六个总是有点儿别扭。
之前我在想，只要它能工作，我们就可以不计较它是经历六个状态还是七个状态了。
然而，在实际操作上往往事与愿违，如不改进的话，这个电路还真不能工作。
”为什么呢？我们知道，计数器的状态是触发器记忆的。
我们知道74LS160有四个触发器，分别记忆。
这四个触发器的工作速度是有差异的。
在74LS160从0110变成0000的过程中，和的状态不变，和的状态要从1变成0。
我们假设比快，那么刚刚从1变0时，仍然处于1状态。
这时，译码器的输出就不是低电平了，74LS160的异步复位信号就消失了。
在异步复位信号持续时间过短的情况下，
将保持1状态不变。
于是74LS160将停留在0010状态，而不是我们期望的0000状态。
显然，这是一种竞争冒险现象，因为74LS160是否能够从0110变成0000取决于和的竞争结果。
怎样使异步复位信号持续足够长的时间呢？我们来看看这个电路图1-5。
图1-5 图1-3电路的改进
两个与非门构成了RS锁存器，以它的端输出的低电平作为74LS160的异步复位信号。
若74LS160从0000状态开始计数，则第六个时钟脉冲上升沿到达时进入0110状态，使RS锁存器置位，端输出低电平。
74LS160在0110状态作短暂停留后，迅速转入其它状态，如0010或0100，译码器输出的负脉冲消失。
如果我们把这个窄脉冲直接作为74LS160的异步复位信号，计数器不一定能够可靠地工作。
如果我们把这个窄脉冲作为RS锁存器的置位信号，把时钟脉冲作为RS锁存器的复位信号，再将RS锁存器的作为74LS160的异步复位信号，计数器一定能够可靠地工作，因为输出的负脉冲的宽度与时钟脉冲高电平的持续时间相等。
以上就是我用同步十进制加法计数器74LS160实现一个六进制计数器的设计分析研究。
参考文献：[1] 康华光. 电子技术基础. 2002,第50期30-40
[2] 阎石. 数字电子技术基础.高等教育出版社，2004，5(1)：18-19。