verilog实验十七 数字时钟
用Verilog语言编写的多功能数字钟
《数字电子技术课程设计》报告专业班级：姓名：学号：设计日期：一．设计题目多功能数字钟电路设计二．设计任务及要求多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。
整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。
在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。
实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。
对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。
调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。
另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。
管脚分配如下表：三．基于Verilog HDL语言的电路设计、仿真与综合（一）顶层模块本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块，如图1所示：LocationPIN_R16Option Value VCC S1INPUT Location PIN_P14Option Value VCC S2INPUT Location PIN_J3Option Value VCCCPINPUT Location PIN_M4Location PIN_F3Location PIN_F4Option Value SEL[2..0]OUTPUT Location PIN_L14Option Value LEDOUTPUTLocation PIN_N4Location PIN_G4Location PIN_H4Location PIN_L5Location PIN_L4Location PIN_K4Location PIN_K5Option Value LEDAG[6..0]OUTPUTCP CPoutf enpininst1CPoutS1S2RETHour[5..0]Minute[5..0]Second[5..0]LEDkongzhiqi inst2VCCRETINPUT CPout Hour[5..0]Minute[5..0]Second[5..0]SEL[2..0]LEDAG[6..0]xianshi inst图1：顶层结构框图（二）子模块 1.分频器分频器的作用是对50Mhz 的系统时钟信号进行分频，得到频率为1000hz 的信号，作为显示器的输入信号。
VerilogHDL语言数字时钟
VerilogHDL语言数字时钟EDA与数字系统设计报告实验名称：带有设臵时间功能和闹钟功能的数字钟一、设计内容和要求实验要求使用Verilog HDL进行多功能时钟的设计具体要求如下：1.能将基本的小时、分钟、及秒钟显示在数码管上2．能利用拨码开关进行时间的校正3.具有整点报时和闹钟的功能二、设计原理1．工作原理多功能数字钟系统共包括三个模块，即分频器模块、计数器模块和显示译码模块。
多功能数字钟的功能可以从整体上分为三类，分别是正常计时、时钟校对和闹钟设臵，所以考虑在系统中设臵一个模式控制信号mode。
模式控制信号对应一个按键，每按一次按键相当于工作模式进行一次变换，多次按下则数字钟将在正常计时、时间校对和闹钟设臵三个工作模式下依次循环。
在设计中，时钟校对和闹钟设臵工作模式都需要对时间进行设臵，通常是对小时和分钟进行设臵，所以需要在系统中设臵一个时间设臵信号set，对应一个按键，每按一次相当于在小时设臵和分钟设臵之间进行转换。
时间设臵时，分钟和小时计时单位之间互相独立，不存在进位关系。
同时设臵一个时间调整信号accum，每按一次与accum对应的按键，相当于对需要调整的分钟或小时的数字进行加1操作。
数字钟的计时输出信号时必不可少的，用hour，min和sec信号分别表示需要显示的小时、分钟和秒钟的计时结果，上述计时结果将通过译码显示模块进行译码后，连接到外部的七段数码显示器。
在带有闹钟设臵功能的数字钟中，闹钟输出信号也是必不可少的，到达到闹钟设臵的时间后，要向外部扬声器发送一个闹铃信号，设臵alert。
另外，我们还提供了闹钟铃声信号voice，当voice为0的时候，闹钟处于静音状态下，即使时间达到闹钟设定的时间也不会发声，当voice为1的时候，可以正常闹铃，voice信号对应一个拨码开关。
本设计中的小时、分钟和秒钟的计时结果采用BCD码表示方法。
采用这种表示方法便于对数结果的高位和低位分别进行译码。
用Verilog语言编写的多功能数字钟
这次的闹钟电路设计和多功能数字钟有一些相似的地方，不同在于整体构思和细
节上要求的差异。
构思根据要求采用的是状态机设计方法。从一个状态进入另一个状态最适合这个
设计了。细节上和数字钟也有很大的差异。中间的控制逻辑有时候需要反馈。前
后都是有联系的，并不是独立存在的。
本次设计基本上完成的所以的要求，但是由于时间紧急，一些细节并不是很完美，
分频器的作用是对 50Mhz 的系统时钟信号进行分频，得到频率为 1hz 的信号，
作为时钟的输入信号。
2
2.控制器和计数器 控制器的作用是，调整小时和分钟的值，并能实现清零功能。计数器的
作用是实现分钟和秒钟满 60 进 1，小时则由 23 跳到 00。当到达 59 分 55 秒的时 候，LED 灯会闪烁来进行报时。
end 2:
begin state<=2; s=1;
end 3:
begin s=0; if(k1==0) //时调整
7
begin
if(nz_h_l==3)
begin
nz_h_l=0;
if(nz_h_h==2)nz_h_h=0;
else nz_h_h=nz_h_h+1;
end
else nz_h_l=nz_h_l+1;
end
else if(k3==0) finish=1;
//设置完成
else if(k4==0) spker_en=1; //停止声响
end
8
4: begin s=0; if(k4==0) begin on_off<=!on_off;state=0;end end
endcase end end endmodule 3．显示器 显示器的作用是将时:分的值在数码管上依次显示出来。从分频器输出的 1Khz 的信号作为数码管的扫描信号。SEL 表示 6 个数码管选择位，它的取值表示八个 数码管，从左至右依次是 111~000。seg 表示七段数码管，它的取值决定特定位 数上显示的数字。
verilog实验报告时钟设计
课程名称：Verilog数字系统设计实验实验项目：时钟姓名：专业：计算机科学与技术班级：学号：计算机科学与技术学院201年月日哈尔滨理工大学计算机科学与技术学院实验报告实验项目名称：时钟设计一、实验目的1. 掌握 Verilog HDL 语言的基本运用；2. 熟悉 QuartusⅡ的简单操作；3. 掌握一个基本 EDA 工程设计流程；4. 掌握时钟的设计基本原理。
二、实验内容计数器部分中包含有三个主要计数部分，分别是十进制、六进制以及二十四进制，其中六进制和十进制共同组成六十进制，即实现分和秒的计数，之所以将其分开是便于分别显示个位和十位，通过编写计数器，来计数信号的数量，从而实现时分秒按各自的进制正常计数，同时，将前一时钟单位的进位信号作为下一时钟单位的clk，即从后向前驱动，这样便实现了时钟的正常运转。
三、实验要点及说明1.编写各个模块的 VHDL 代码并进行编译与波形仿真, 仿真无误后生成元件符号。
2.设计数字钟电路的顶层文件，在顶层文件中调入第一步中生成的元件符号，并根据连接关系将它们连接在一起。
3.引脚分配，为顶层设计文件中的各个输入输出端口分配芯片相应的引脚。
4.下载程序到芯片,观看实验现象是否为预想的那样。
同时使用清零按键看能否实现清零，时间正常走动情况下通过按键能否实现校时。
四、实验结果下载成功后，拨动开关 DP4至髙电平，使六个数码管复位淸零；拨动开关 DP4 至低电平，数字钟开始自动计，此过程中可以通过 1键设置小时数，2 键设置分钟数。
当秒数满 60 则进一位, 分钟数满60 进一位，当显示为 23:59:59 时，秒数在加一则显示 00:00:00,同时指示一天结束的 LED 灯亮 10 秒，之后从新计时。
五、程序代码module clock(clk,rst,load,data,lamp,de, led_g,st_stop,ledcom);// clk-时钟10M，rst-复位，load-初始值设置，st_stop-启动暂停input clk,rst,load,st_stop;input [7:0] data; //初始值output lamp; //倒计时结束指示灯output [2:0]de; //数码管位选output [7:0]led_g; //数码管段码output ledcom; //指示灯公共端reg clk_g; // ..... LED扫描时钟信号......reg clk_s;// 秒时钟reg[15:0] cnt1; // 10ms 分频计数器reg[23:0] cnt2; // 1s 分频器计数器reg[3:0] bcd1; // 个位bcd码reg[3:0] bcd2; // 十位bcd码reg lamp; // 指示灯reg[1:0]state1; // 2位数码管扫描位置寄存器reg[3:0]led_g_bcd; // bcd转段码寄存器parameterLED1=3'b000,//数码管1LED2=3'b001;//数码管2assign ledcom=1;//// 10Mhz 晶振用2个分频器分别产生数码管扫描时钟和秒时钟// 10ms方波时钟clk_galways @(posedge clk)beginif (cnt1 >=50000)begincnt1 <= 0;clk_g <= ~clk_g;endelsecnt1 <= cnt1 +1'b1;end// 1s方波时钟clk_salways @(posedge clk)beginif (cnt2 >=5000000)begincnt2 <= 0;clk_s <= ~clk_s;endelsecnt2 <= cnt2 +1'b1;endalways@(posedge clk_s or negedge rst or posedge load ) beginif(!rst) //复位初始状态beginlamp<=0; //灭灯bcd1<=0; //数码管输出0bcd2<=0; //endelseif (load)beginbcd1<=data[3:0];//设置初值bcd2<=data[7:4];//endelseif (st_stop) // 启动暂停切换//BCD倒计时计算，到0时亮灯beginif(bcd1==9) //个位/*******/beginif(bcd2==5) lamp<=1;elsebeginbcd1<=0;bcd2<=bcd2+1;endend/******/elsebeginbcd1<=bcd1+1;lamp<=0;endendend//数码管对应位置扫描输出always @(posedge clk_g or negedge rst)beginif(!rst)beginstate1<=LED1;led_g_bcd<= 0;endelsecase(state1)LED1:beginled_g_bcd<=bcd1;state1<=LED2;endLED2:beginled_g_bcd<=bcd2;state1<=LED1;endendcaseendassign de=state1; //位置//数码管段码表译码assign led_g=(led_g_bcd==0)? 8'h3F:(led_g_bcd==1)? 8'h06:(led_g_bcd==2)? 8'h5b:(led_g_bcd==3)? 8'h4f:(led_g_bcd==4)? 8'h66:(led_g_bcd==5)? 8'h6d:(led_g_bcd==6)? 8'h7d:(led_g_bcd==7)? 8'h07:(led_g_bcd==8)? 8'h7f:(led_g_bcd==9)? 8'h6f:8'h00; endmodule。
verilog数字时钟课程设计
verilog数字时钟课程设计一、课程目标知识目标：1. 学生能理解Verilog硬件描述语言的基本语法和结构；2. 学生能掌握数字时钟的工作原理，包括分频器、计数器等关键模块的功能与实现；3. 学生能运用Verilog语言设计并实现一个具有时、分、秒显示功能的数字时钟。
技能目标：1. 学生能运用所学知识，进行模块化设计和编程，具备初步的数字系统设计能力；2. 学生能通过仿真工具验证数字时钟设计的正确性，并解决简单的问题；3. 学生能通过课程学习，提高逻辑思维能力和团队协作能力。
情感态度价值观目标：1. 学生对数字电路设计产生兴趣，培养探究精神和创新意识；2. 学生在课程实践中，树立正确的工程观念，注重实际操作和实际应用；3. 学生在团队合作中，学会沟通与协作，培养集体荣誉感和责任感。
课程性质：本课程为电子信息类专业高年级学生设计，以实践性为主，结合理论教学。
学生特点：具备一定的电子技术和编程基础，对数字电路有一定了解。
教学要求：注重理论与实践相结合，强调动手能力培养，提高学生解决实际问题的能力。
通过本课程的学习，使学生能够将所学知识应用于实际项目中，提高综合素养。
二、教学内容1. 数字时钟原理介绍：包括时钟信号产生、分频器、计数器等基本概念和工作原理。
- 教材章节：第三章 数字电路基础，第四节 时序逻辑电路。
2. Verilog语言基础：Verilog语法结构、数据类型、运算符、模块定义等。
- 教材章节：第四章 硬件描述语言Verilog，第一、二、三节。
3. 数字时钟设计：基于Verilog语言，分别设计秒、分、时计数器，以及分频器等模块。
- 教材章节：第四章 硬件描述语言Verilog，第四节 实例分析。
4. 仿真与验证：使用仿真工具（如ModelSim）对设计进行功能仿真和时序仿真。
- 教材章节：第五章 数字电路仿真，第一、二节。
5. 数字时钟综合与实现：将各模块整合，实现一个完整的数字时钟，并进行板级测试。
用Verilog语言编写的多功能数字钟
《数字电子技术课程设计》报告专业班级：姓名：学号：设计日期：一．设计题目多功能数字钟电路设计二．设计任务及要求多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。
整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。
在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。
实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。
对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。
调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。
另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。
管脚分配如下表：三．基于Verilog HDL语言的电路设计、仿真与综合（一）顶层模块本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块，如图1所示：LocationPIN_R16Option Value VCC S1INPUT Location PIN_P14Option Value VCC S2INPUT Location PIN_J3Option Value VCCCPINPUT Location PIN_M4Location PIN_F3Location PIN_F4Option Value SEL[2..0]OUTPUT Location PIN_L14Option Value LEDOUTPUTLocation PIN_N4Location PIN_G4Location PIN_H4Location PIN_L5Location PIN_L4Location PIN_K4Location PIN_K5Option Value LEDAG[6..0]OUTPUTCP CPoutf enpininst1CPoutS1S2RETHour[5..0]Minute[5..0]Second[5..0]LEDkongzhiqi inst2VCCRETINPUT CPout Hour[5..0]Minute[5..0]Second[5..0]SEL[2..0]LEDAG[6..0]xianshi inst图1：顶层结构框图（二）子模块 1.分频器分频器的作用是对50Mhz 的系统时钟信号进行分频，得到频率为1000hz 的信号，作为显示器的输入信号。
简单的数字时钟(verilog设计)
设计目标与要求
设计一个简单的数字 时钟，能够显示时、 分、秒。
时钟应具有可靠性、 稳定性和可扩展性。
要求使用Verilog语 言实现，并能够在 FPGA或ASIC上实现。
设计思路及流程
• 设计思路：采用模块化设计方法，将数字时钟划分为不同的模 块，如计数器模块、显示模块等。每个模块负责实现特定的功 能，并通过接口与其他模块进行通信。
设计思路及流程
设计流程 1. 确定设计需求和目标。 2. 制定设计方案和计划。
设计思路及流程
3. 编写Verilog代码，实现各个模块的功能。 5. 根据测试结果进行调试和优化。
未来改进方向探讨
提高计时精度
通过改进算法或采用更高 性能的硬件平台，提高数
字时钟的计时精度。
降低资源占用
优化代码结构，减少不 必要的资源占用，提高 时钟系统的运行效率。
增加实用功能
拓展应用领域
考虑增加闹钟、定时器 等实用功能，使数字时 钟更加符合用户需求。
探索将数字时钟应用于 更多领域，如智能家居、
数据类型与运算符
Verilog中的数据类型包括
整型、实型、时间型、数组、结构体等。
Verilog中的运算符包括
算术运算符、关系运算符、逻辑运算符、位运算符等。
顺序语句与并行语句
Verilog中的顺序语句包括
赋值语句、条件语句、循环语句等，用于描述电路的时序行为。
Verilog中的并行语句包括
模块实例化、连续赋值语句、门级电路描述等，用于描述电路的并行行为。
课程设计用verilog实现简易数字钟
合肥工业大学电子科学与技术专业集成电路前端课程设计报告设计题目：简易数字钟设计姓名学号班级电子科学与技术1班日期2010年12月6日模式：7按键7 PIO6 引脚7 change4 3 4 t_hou1 0 1 t_min时钟显示hou2 PIO 39-36 84 83 78 77hou1 35-32 76 75 74 73min2 31-28 72 71 70 69min1 27-24 68 67 52 51sec2 23-20 50 49 48 47sec1 19-16 42 41 40 39灯at 47 106clock clock0 123(选择1Hz的信号)模式1 正常计时模式at=0 灯灭模式2 手动较时模式at=1 灯亮按建功能：change 控制数字钟在计时和手动调整两个状态之间转换t_min 分钟手动调整按键t_hou 小时手动调整按键clock 标准1HZ时钟信号中间变量tun 秒到分的进位信号mod 分到时的进位信号mt 分钟的控制信号上升沿触发nt 时钟的控制信号上升沿触发输出sec1 秒个位sec2 秒十位min1分个位min2分十位hou1时个位hou2时十位at 表示模式的变量0为正常计时模式，1表示手动调整模式概述：要求：1设计一个能显示时、分、秒的简易数字钟。
具有时间调整功能。
2利用GW48－PK2系统上的数码管显示时间。
3 调整时间用的按键也使用GW48－PK2系统上的按键。
目的：本次课程设计的目的是为了掌握FPGA技术的层次化设计方法，掌握ModelSim和QuartusⅡ的使用方法。
步骤：用verilog语言在记事本编写程序，然后在ModelSim中仿真，查看波形，再用QuartusⅡ仿真，定义针脚，在面板上模拟。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的寿命，因此得到广泛的应用。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验十七数字时钟
一、实验目的
设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时、清零等功能。
二、实验器材
1、SOPC实验箱
2、计算机（装有Quartus II 7.0软件）
三、实验预习
1、了解时钟设计原理和各主要模块的设计方法。
2、提前预习，编写好主模块的verilog程序。
四、实验原理
一个完整的时钟应由4部分组成：秒脉冲发生电路、计数部分、译码显示部分和时钟调整部分。
1、秒脉冲发生：一个时钟的准确与否主要取决秒脉冲的精确度。
可以设计分频电路对系统时钟50MHz进行50000000分频从而得到稳定的1Hz基准信号。
定义一个50000000进制的计数器，将系统时钟作为时钟输入引脚clk，进位输出即为分频后的1Hz信号。
2、计数部分：应设计1个60进制秒计数器、1个60进制分计数器、1个24进制时计数器用于计时。
秒计数器应定义clk（时钟输入）、rst（复位）两个输入引脚，Q3~Q0
（秒位）、Q7~Q4（十秒位）、Co（进位位）9个输出引脚。
分、时计数器类似。
如需要设置时间可再增加置数控制引脚Set和置数输入引脚d0~d7。
3、译码显示部分：此模块应定义控制时钟输入、时分秒计数数据输入共25个输入引脚。
8位显示码输出（XQ7-XQ0）、6位数码管选通信号（DIG0-DIG5）共12个输出引脚。
在时钟信号的控制下轮流选择对时分秒输入信号进行译码输出至XQ7-XQ0，并通过DIG0-DIG5输出相应的选通信号选择数码管。
每位显示时间控制在1ms左右。
时钟信号可由分频电路引出。
五、实验内容
1、启动Quartus II建立一个空白工程并命名。
2、新建VHDL 源程序文件，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
并生成图形符号文件。
代码:
module
shizhong(CLK,RST,EN,S1,S2,HOURH,HOURL,MINH,MI NL,SECH,SECL);
input CLK,RST,EN,S1,S2;
output[3:0] HOURH,HOURL,MINH,MINL,SECH,SECL; reg[3:0] SECL,SECH,MINL,MINH,HOURL,HOURH;
always @(posedge CLK or negedge RST)
if(!RST) begin
SECL<=0;SECH<=0;MINL<=0;MINH<=0;HOURL<=0; HOURH<=0;
end//系统复位
else if(EN) //EN为低电平时时钟暂停
begin
if(!S1) //调节小时
begin
if(HOURL==9)
begin HOURL<=0; HOURH<=HOURH+1;
end
else
begin
if(HOURH==2&&HOURL==3)
begin
HOURL<=0;HOURH<=0;
end
else HOURL<=HOURL+1;
end
end
else if(!S2) //调节分钟
begin
if(MINL==9)
begin
MINL<=0;
if(MINH==5) MINH<=0;
else MINH<=MINH+1;
end
else MINL<=MINL+1;
end
else if(SECL==9) //时钟正常跳动状态begin
SECL<=0;
if(SECH==5)
begin SECH<=0;
if(MINL==9)
begin
MINL<=0;
if(MINH==5)
begin
MINH<=0;
if(HOURL==9) begin
HOURL<=0;HOURH<=HOURH+1;end
else if(HOURH==2&&HOURL==3) begin HOURL<=0; HOURH<=0;end
else HOURL<=HOURL+1;
end
else MINH<=MINH+1;
end
else MINL<=MINL+1;
end
else SECH<=SECH+1;
end
else SECL<=SECL+1;
end
else
begin
HOURH<=HOURH;
HOURL<=HOURL;
MINH<=MINH;
MINL<=MINL;
SECH<=SECH;
SECL<=SECL;
end
endmodule
3、波形仿真验证。
正常计数
正常调时调分
末尾正常跳转
清零
暂停
六、实验小结
1、在做实验前应该先充分理解实验原理，并根据原理编写语言。
2、编写语言时要在注意语法错误的同时注意逻辑错误。
3、实验波形中存在毛刺，是因为存在竞争冒险现象。