QFP实现低成本封装技术-Fujitsu
日本富士通微电子株式会社与台积电合作发展先进工艺技术
２４（ 视 频 数据 间进 行 转换 ， 可在 音 频格 式 间 ６ ２） 还 进 行转 码 ， 有 低功 耗 （ 为 １ ） 并具 仅 和小 封 装 的特 Ｗ
新 思 科 技 收 购 Ｍ Ｓ Ｔ ｃ ｎ ｇ ｅ ｅ ｈ ｏ ｓ Ｉ Ｐ Ｉ ｏ
点 。 目前 市 场上对 能够 录制 数字 广播 的 电子 设 备的 需 求 日益增 长 ，这些芯 片就 是 为支持 这一需 求而 开 发 的。富士 通微 电子 利用 富士通 具有 自主 知识产权
处 理器 内核 。
Ａ ｔｍ ｔ ｅｕ ｙｔｍ 提 供 全 面 的 Ｓｓ ｍＶ ｒｏ ｕｏ ａ ｄＤ ｂ ｇＳｓ ｅ ｅ ｙｔ ｅｌｇ ｅ ｉ Ｔ ｓ ｅｃ Ｓ Ｔ 侦 错 支持 。Ｖ ｒｉ 统导 入 全 新 ｅｔ ｎｈ（ Ｖ Ｂ） ｂ ｅ 系 ｄ
与前 一 代 处理 器 相 比 ， Ｐ处 理器 的速度 超 过 ＸＬ
的以结构化消息为基础 的方法 ，使 Ｓ Ｔ Ｖ Ｂ侦错 自动
化 ， 工程 师们 能够迅 速理解 复 杂 的测试 平 台行 为 。 让
２ Ｈ ， ． Ｇ ｚ且每瓦性能提升了三倍 ， ０ 可供原始设备制
造 商开 发新 一代 产 品 。Ｘ Ｐ处 理器 内核架 构适 用于 Ｌ
ｈ什 ｎ ． Ｉ＾ｔ Ａ ｔｒ ｉ ｎ ｎｍ Ｉｔ ｔ ＾ 、 ｍ ｔ
协议
… Ｐ ６ ￣ 架 构 为 Ｒ 公 司 Ｓ４ …
Ｘ Ｐ 理 器 带 来超 高性 能 ＬⅧ处
ＭＩＳ科 技 公 司宣 布 ，其 高性 能 ＭＩｓ ４ Ｐ Ｐ ６ 架 构 已为 Ｒ 公 司新款 Ｘ Ｐ 处理 器采 用 。Ｒ 公 司推 ＭＩ ＬＴ Ｍ ＭＩ 出 的 Ｘ Ｐ处理 器 是 一 款 以 ＭＩｓ ４ Ｌ Ｐ ６ 指 令集 为基 础
封测封装降本增效方案
封测封装降本增效方案封测封装降本增效方案一、引言随着科技的不断发展，封测封装技术在电子行业中扮演着重要的角色。
封测封装是将集成电路芯片进行封装和测试，以确保其正常运行和质量可靠性。
然而，传统的封测封装流程存在一些问题，如高成本、低效率等。
我们需要制定一个全面的方案来降低成本并提高效率。
二、问题分析1. 高成本：传统的封测封装流程中，需要大量的人力和物力投入，导致成本较高。
2. 低效率：由于流程繁琐且耗时长，导致生产周期较长，无法满足市场需求。
三、方案设计为了解决上述问题，我们可以采取以下措施：1. 自动化设备投入通过引入自动化设备来替代人工操作，可以大幅降低人力成本，并提高生产效率。
在芯片测试环节可以使用自动测试设备来完成测试过程，并通过软件进行数据分析和处理。
在芯片封装环节可以使用自动化机器来完成精确的焊接和密封工作。
2. 流程优化对封测封装流程进行优化，简化繁琐的步骤，减少不必要的环节。
在测试环节可以采用并行测试的方式，同时进行多个芯片的测试，从而缩短测试时间。
在封装环节可以采用模块化设计，将封装过程分解为多个小步骤，并通过自动化设备来完成每个步骤，以提高效率。
3. 质量控制加强质量控制是确保封测封装产品质量可靠性的关键。
可以通过引入先进的检测设备和技术来进行严格的质量检验。
在测试环节可以使用高精度的测试仪器来确保芯片的功能和性能符合规定标准。
在封装环节可以使用X光检测仪器来检查焊接和密封过程是否完整和可靠。
4. 供应链管理优化供应链管理是实现成本降低的重要手段。
可以与优质供应商建立长期合作关系，并通过谈判获取更有竞争力的价格和服务。
同时，建立健全的物流体系，提高物流效率，并减少运输成本。
5. 环境友好在设计方案时要考虑环境友好因素。
选择符合环保要求的材料和生产工艺，减少对环境的影响。
同时，通过节能设备和技术的应用，降低能源消耗，并减少碳排放。
四、实施计划1. 调研阶段：对市场需求进行调研，了解行业发展趋势，并与相关专家和企业进行交流，收集信息和建议。
半导体封装工艺介绍
FOL– Wafer Saw晶圆切割
Wafer Mount 晶圆安装 Wafer Saw 晶圆切割 Wafer Wash 清洗
将晶圆粘贴在蓝膜（Mylar）上，使得即使被切割开后，不会散落；
通过Saw Blade将整片Wafer切割成一个个独立的Dice，方便后面的 Die Attach等工序；
艾
Introduction of IC Assembly Process IC封装工艺简介
IC Process Flow
Customer 客 户
IC Design IC设计 SMT IC组装
Wafer Fab 晶圆制造
Wafer Probe 晶圆测试
Assembly& Test IC 封装测试
IC Package （IC的封装形式）
IC Package Structure（IC结构 图）
Lead Frame 引线框架 Die Pad 芯片焊盘 Gold Wire 金线 Epoxy 银浆
TOP VIEW
Mold Compound 环氧树脂
SIDE VIEW
Raw Material in Assembly(封装 原材料)
【Wafer】晶圆
Intermetallic（金属间化合物测试）
FOL– 3rd Optical Inspection三 光检查
检查Die Attach和Wire Bond之后有无各种废品
EOL– End of Line后段工艺
EOL Annealing 电镀退火
Trim/Form 切筋/成型
Molding 注塑
Wafer Saw 晶圆切割
Wire Bond 引线焊接
3rd Optical 第三道光检
集成电路的封装方式
集成电路的封装方式随着电子技术的发展，集成电路已经成为现代电子产品中不可或缺的一部分。
而集成电路的封装方式则是保护和连接芯片的重要环节。
本文将介绍几种常见的集成电路封装方式，包括DIP封装、QFP封装、BGA封装以及CSP封装。
DIP封装，即双列直插封装（Dual In-line Package），是最早也是最常见的一种封装方式。
DIP封装的芯片引脚通过两行排列在芯片的两侧，方便插入插座或焊接到电路板上。
DIP封装的优点是成本低廉、易于维修和更换，但其缺点是占用空间较大，限制了芯片的集成度和密度。
QFP封装，即四边形薄封装（Quad Flat Package），是一种较新的封装方式。
QFP封装的芯片引脚通过四边排列在芯片的四周，使得芯片的尺寸更小，适用于高密度集成电路。
QFP封装的优点是体积小、引脚多、传导性能好，但其缺点是焊接难度较大，需要使用SMT设备进行焊接。
BGA封装，即球栅阵列封装（Ball Grid Array），是一种高密度的封装方式。
BGA封装的芯片引脚通过芯片底部的焊球连接到电路板上，使得芯片的引脚数量和密度更高。
BGA封装的优点是高集成度、体积小、传导性能好，但其缺点是焊接难度较大，需要使用专用设备进行焊接。
CSP封装，即芯片级封装（Chip Scale Package），是一种最小尺寸的封装方式。
CSP封装将芯片封装在最小尺寸的封装基板上，使得芯片的尺寸和重量更小。
CSP封装的优点是体积小、重量轻、传导性能好，适用于小型移动设备等场景。
但由于其尺寸小，焊接和维修难度较大。
除了以上几种常见的封装方式外，还有一些特殊的封装方式，如PGA封装（Pin Grid Array）、SOIC封装（Small Outline Integrated Circuit）等。
这些封装方式都有各自的特点和适用场景，可以根据具体的需求选择合适的封装方式。
在选择集成电路的封装方式时，需要考虑多个因素，如芯片的功耗、集成度、散热性能、可靠性和成本等。
IC封装技术大全
IC封装大全1、BGA(ball grid array) 球形触点陈列球形触点陈列，表面贴装型封装之一。
在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。
也称为凸点陈列载体(PAC)。
引脚可超过200，是多引脚LSI 用的一种封装。
封装本体也可做得比QFP(四侧引脚扁平封装)小。
例如，引脚中心距为1.5mm 的360 引脚BGA 仅为31mm 见方；而引脚中心距为0.5mm 的304 引脚QFP 为40mm 见方。
而且BGA 不用担心QFP 那样的引脚变形问题。
该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。
最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。
现在也有一些LSI 厂家正在开发500 引脚的BGA。
BGA 的问题是回流焊后的外观检查。
现在尚不清楚是否有效的外观检查方法。
有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。
美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为GPAC。
2、QFP(Plastic Quad Flat Package)方型扁平式封装技术BQFP(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。
QFP 封装之一，在封装本体的四个角设置突起(缓冲垫)以防止在运送过程中引脚发生弯曲变形。
美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。
引脚中心距0.635mm，引脚数从84 到196 左右。
LQFP(low profile quad flat package) 薄型QFP。
指封装本体厚度为1.4mm 的QFP，是日本电子机械工业会根据制定的新QFP 外形规格所用的名称。
FQFP(fine pitch quad flat package)小引脚中心距QFP。
第13章-先进封装技术
图 CBGA结构图
4.载带球栅阵列（TBGA）
也称为阵列载带自动键合（Array Tape Automated Bonding,ATAB），是一种相对新 颖的BGA封装。
TBGA优点：
比其它BGA封装轻、小； 电性能优良； 装配的PCB上，封装效率高。
13.2 CSP技术
刚性基板封装
3、引线框架式CSP封装（Custom Lead Frame）
由日本Fujitsu公司开发的此类CSP封装基本 结构如下页图所示。它分为Tape-LOC和MFLOC 两种形式，将芯片安装在引线框架上， 引线框架作为外引脚，因此不需要制作焊料 凸点，可实现芯片与外部的互连。它通常分 为Tape-LOC和MF-LOC 两种形式。
世界上首款BGA封装的主板芯片组i850
1.塑料球栅阵列（PBGA）工艺流程
PBGA（Plastic Ball Grid Array） PBGA的载体用材料：FR-4环氧树脂，与PCB用材
料相同； 芯片通过引线键合技术连接到载体上表面； 采用塑封进行载体塑模； 采用阵列式低共熔点37Pb/63Sn焊料（约在183℃
引线框架式CSP
4、圆片级CSP封装（Wafer-Level Package）
封装见下页图。它是在圆片前道工序完成后，直接 对圆片利用半导体工艺进行后续组件封装，利用划 片槽构造周边互连，再切割分离成单个器件。
WLP主要包括两项关键技术即再分布技术和凸焊点 制作技术。
它有以下特点：
①相当于裸片大小的小型组件（在最后工序切割分片）； ②以圆片为单位的加工成本（圆片成本率同步成本）； ③加工精度高（由于圆片的平坦性、精度的稳定性）。
BGA定义：
qfp封装手工焊接方法
qfp封装手工焊接方法
QFP（Quad Flat Package）封装是一种表面贴装技术，它是将
芯片引脚直接焊接在PCB板的表面上，而不需要通过孔穿插
连接。
下面是手工焊接QFP封装的步骤：
1. 准备工具和材料：手持式烙铁、钳子、吸锡器、酒精清洁剂、焊锡丝、焊通剂、PCB板和QFP封装芯片。
2. 将PCB板放在工作台上，将QFP封装芯片轻轻放在PCB板的相应位置上。
3. 使用吸锡器或烙铁加热来清除QFP封装芯片引脚和PCB板
的引脚焊锡，确保焊盘和引脚干净。
4. 使用酒精清洁剂擦拭PCB板和QFP封装芯片上的引脚，以
去除任何污垢和油脂。
5. 使用烙铁预热引脚焊盘和引脚，然后使用焊通剂涂抹在焊盘上，以促进焊料的流动。
6. 取一根适当长度的焊锡丝，将焊锡丝的一端与烙铁接触，等待焊锡熔化。
7. 将熔化的焊锡移动到焊盘和引脚接触的位置，稍微加压，以确保焊锡完全覆盖焊盘和引脚。
8. 等待焊锡冷却凝固，然后用钳子将多余的焊锡剪掉。
9. 重复上述步骤，一次焊接一个引脚，确保每个引脚都焊接牢固。
10. 等待所有引脚焊接完成后，使用酒精清洁剂清洁PCB板和QFP封装芯片，以去除焊通剂和焊锡残留物。
请注意，手工焊接QFP封装是一种复杂且需要经验的工艺，如果没有经验或技术能力，建议使用自动化设备或寻求专业焊接服务来保证焊接质量。
此外，工作环境要保持整洁，并使用适当的防静电措施，以避免损坏芯片。
FlipChip技术在集成电路封装中的应用
（上接第135页）
在温度控制电路上进一步扩展设备功能，例如采用可视化界面 设计等，输出信号与输入信号相分离等。
参考文献 [1]赵晓安.MCS一51单片机原理与应用[M].天津:天津大学出 版社,2010． [2]秦忠基.一种适用的单片机和变频器的接口[J].微计算机信 息,2005(2):69-70． [3]赵娜,赵刚.基于51 单片机的温度测量系统[J].微计算机信
• 139 •ຫໍສະໝຸດ 参考文献 [1]陈巧儿,陈玲俐.高职学生顶岗实习下毕业设计信息化管 理实践[J].浙江工商职业技术学院学报,2012(01). [2]周英,陈惠民.毕业实习、毕业论文与学生就业“三位一 体”工作模式探索[J].常熟理工学院学报,2009(06). [3]朱炜.基于三螺旋理论的异地毕业设计一体化教学模式研 究——地方本科院校艺术设计类专业视角[J].邢台学院学报,2015(01). [4]张起祥,李祖欣.毕业设计、毕业实习与就业一体化改革 模式探析[J].黑龙江高教研究,2011(09). [5]周庆元,包文姝.应用型本科专业毕业实习、毕业设计和就业 工作一体化模式的构建[J].湖南医科大学学报(社会科学版),2010(02).
该FCCSP封装技术需首先在芯片Pad上制造bump，然后采用 倒装贴装和MUF的Flip Chip 工艺。该技术可以采用不同的bump 技术，在Low K芯片上加工bump。
随着4G时代的到来，智能手机、智能平板广泛的使用，使得 基于FCCSP封装的消费类电子产品，产业化市场前景一片光明。
参考文献 [1]刘培生,杨龙龙,卢颖 等.倒装芯片封装技术的发展[J].电子 元件与材料, 2014,33(2). [2]张文杰,朱朋莉,赵涛 等.倒装芯片封装技术概论[J].集成技 术, 2014,3(6).
qfp封装工艺流程
qfp封装工艺流程QFP（Quad Flat Package）封装工艺流程是一种常用的集成电路封装工艺，能够满足高密度和高性能要求。
以下是一个典型的QFP封装工艺流程的步骤：1.基板准备：选择一个适当的基板材料，如FR4，根据设计要求剥离基板和切割到规定的尺寸。
必须确保基板平整、洁净。
2.焊膏印刷：将焊膏通过丝网印刷到基板上。
焊膏具有良好的粘附性，粘附在了希望焊接的引脚的上面。
丝网印刷是一个准确且重要的步骤，确保焊膏被均匀地分布在基板上。
3.贴装：在焊膏上面的基板上使用自动贴片机精确地贴上IC芯片。
芯片通过吸盘将其转移到基板上，并且定位到焊膏上使用引脚。
贴片机具有高速度和精度，能够快速且准确地将芯片贴装到基板上。
4.固化：将贴装好的基板送入回流炉中，通过控制温度和时间使焊膏固化。
这有助于焊膏发挥它的粘合力和导电性。
5.切割：使用切割机将基板切割成QFP封装的形状。
切割机通常使用高速旋转的切割刀具，轻易地将基板分割成封装的外形。
6.引脚整形：通过引脚整形机器对QFP封装的引脚进行整形，以确保其与钻孔或插座相匹配。
引脚整形也有助于最大程度地减少QFP封装的引脚之间的短接。
7.焊接：将QFP封装的基板通过波峰焊接机器进行波峰焊接。
这使得引脚与PCB焊盘之间形成可靠的焊接。
8.清洗：将封装后的基板放入清洗机，用适当的溶剂清洗基板，以去除焊接过程中产生的焊渣和其他污染物。
清洗过程有助于确保焊接质量和可靠性。
9.测试：进行电气测试，以确保封装后的QFP芯片正常工作。
测试通常包括耐压测试、功能测试、时序测试和环境测试等。
10.包装和交付：经过测试后，将QFP封装好的芯片进行包装，并进行必要的标识和记录。
最后，将封装好的芯片交付给客户或进一步生产中使用。
总结：QFP封装工艺流程经过多个步骤，从基板准备、焊膏印刷、贴装、固化、切割、引脚整形、焊接、清洗、测试直至最后的包装和交付。
每个步骤都需要精确和准确的控制，以确保最终制得的QFP芯片满足高质量、高可靠性的要求。
富士通：虚拟化、自动化和集成化相结合
富士通：虚拟化、自动化和集成化相结合作者：靳辉来源：《通信产业报》2009年第02期富士通主张从数据中心整体的角度考虑虚拟化和绿色节能问题，强调以SOP的理念规划出新一代绿色节能数据中心。
在这个过程中，富士通有一系列产品、咨询、服务来支撑运营商的需求。
实现业务的可靠性、灵活性、高效性，已经成为全业务和3G时代电信IT系统最核心的三个目标。
通过虚拟化这一革命性的理念，最大化地利用资源，提高效率和降低成本，是电信运营商信息化部门高度关注的领域。
日前，富士通(中国)信息系统有限公司的首席技术官周一平在接受《通信产业报》记者采访时指出，利用虚拟化、自动化和集成化三大核心技术，将复杂的数据中心架构抽象成计算、网络、存储三大资源集，动态、自动地对这些资源进行按需调配，将成为未来电信级数据中心发展的重要趋势。
虚拟化兼顾稳定性虚拟化技术最早诞生于大型机，而富士通在此方面非常有发言权。
记者了解到，作为全球极少数拥有大型机研发制造背景及完整平台产品线的IT公司，富士通已将其在大型机上的先进虚拟化技术移植到UNIX服务器、关键业务IA服务器以及存储系统上，以确保最大化资源使用率和有效控制成本。
以采用由富士通独立开发的SPARC64VI处理器的SPARCEnterpriseUNIX服务器为例，其多种先进的更细微粒度分区技术，可以满足电信运营商用户通过虚拟化达到最大化系统利用率的需求。
SOP主导数据中心规划对于电信行业来说，UNIX服务器、关键业务IA服务器以及存储系统最终要服务于运营商的企业级数据中心。
虚拟化技术的应用，并不是电信级数据中心在后重组时代演进的结束，而只是一个开始。
绿色节能的下一代数据中心，才是电信级数据中心未来发展的真正方向。
当前，电信运营商正在被数据中心庞大的功耗、严峻的散热问题、高昂的电费以及日益复杂的管理维护问题所困扰，数据中心能耗占到IT总开销的40%。
运营商都渴望实现数据中心的绿色化。
但对于如何架构绿色数据中心，运营商信息化部门在理念和技术方面还存在很多困惑。
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照片 1 TEQFP 外观
近年来，随着电子产品功能逐渐增 多且走向高端，芯片的 I/O 数量逐年增 加，所搭载的封装端子数也随之增加， 这使得市场对以 BGA（球栅阵列）类封 装为首的面阵型封装需求日益高涨。此 外，伴随着功能逐渐高端，半导体的功 率消耗也越来越高，对带有散热结构的 低热阻功能要求强烈。而与这些高附加 值要求相对的是，面向日益增长的亚洲 市场研发的产品逐渐增加，人们更多地 关心半导体的低成本及支持低成本的封 装技术，此时就需要一种能够既实现高 性能，又支持低成本封装技术的半导体 封装及组装技术。 为 了 迎 合 这 些 需 求， 富 士 通 利 用 QFP 组 装 成 本 低 的 特 点， 融 合 支 持 多 引 脚 的 母 线 型 QFP， 以 及 带 有 散 热 路径支持低热阻的 TEQFP（T hermally Enhanced Quad Flat Package）技术， 开发出备受关注的母线型 TEQFP 封装。
表 1 所示为 TEQFP 的可靠性数据， 是 TEQFP176 与 TEQFP208 的焊锡耐热性 和可靠性结果数据。由此可以确认，采 用 TEQFP 技术可以获得 LQFP 的同样效 果。 TEQFP 与 LQFP 相同，母板组装比 BGA 更容易， 且具备 LQFP 的同等可靠性， 因此适用于对可靠性要求较高的车载等 领域。
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Vol.28 No.3
3
低热阻的要求。 图2所示为TEQFP构造。 母线技术与T E Q F P技术与量产的传 统Q F P技术同属封装工序，设备使用条 件和材料等也都相同，因此，封装成 本控制可以达到传统Q F P封装的水平。 以采用母线技术的新型Q F P封装替代以 往B G A封装，可以实现产品的成本。此 外，以往需要内置散热板的Q F P封装采 用TEQFP技术，也可以降低成本。
TECH术
融合了母线技术与 TEQFP 技术的新型 QFP（方型扁平式封装）技术 , 实现了增加端子数及低热阻等高端功能， 作为一种低成本的集成电路封装技术而备受关注。
*QFP ： Quad Flat Package
前
言
基本构造与特点
以往的 QFP 封装结构是每一个芯片 焊盘对应一个封装端子，如果芯片 I/O 数量增加，则封装端子数量也要相应增 加，因此 QFP 封装的多引脚化要求很难 满足。此外，为了达到低热阻，需要在 封装内设置散热片，这又成为降低成本 的大障碍。为了解决这两个难题，富士 通开发了母线技术与 TEQFP 技术。
母线技术
母线技术是指将芯片的多个同电位 焊盘引至一个被称为母线的引线上。 图1为采用母线技术汇集电源和GND 的示意图。如图所示，将芯片一侧的多 条电源焊盘引至母线，再将多条G N D焊 盘引至芯片的承载盘上，这样，就可不 受芯片电源焊盘和G N D焊盘位置限制， 将几十个电源和G N D的焊盘连接到几个 封装端子上，从而大大减少封装端子的 数量。随着系统功能增强，电源和G N D 数量增加，芯片的I/O数目也增多。针 对这个难题，Q F P封装采用母线技术， 就迎刃而解了。
应用实例
母线技术的应用
下面介绍一款面向机顶盒的芯片采 用母线技术的应用实例。 图 3 所示为母线技术应用实例。 该产品的 I/O 约 360 个，以往只能 支持 BGA，但是此次采用母线技术，实 现了 LQFP256 封装。具体地，将芯片的 60 个电源焊盘汇集到母线上，最终只使 用了 8 个封装端子引出。同样将 60 个 GND 焊盘汇集到芯片承载盘上，再引出 到 8 个封装端子，从而实现了 LQFP256
TEQFP技术的应用
下面根据试制结果，介绍 TEQFP 技 术的热阻和可靠性。 图 4 所示为 TEQFP 的热阻。在封装 尺寸为 20mm □～ 28mm □的条件下，比 较 TEQFP、LQFP 和 BGA 的热阻。与 LQFP 相比，TEQFP 技术将芯片承载盘的露出 部分直接组装到母板，热阻大约可以降 低 40%。同时与同样尺寸的 BGA 相比， TEQFP 的各项指标更好。
TEQFP技术
T E Q F P技术是将多引脚集成电路封 装中最常用的L Q F P（薄型四方扁平封 装）封装的芯片承载盘直接露在封装外 部，再将外露的承载盘直接组装到母板 上，通过母板增强散热功能，从而满足
图 1 采用母线技术汇集电源和 GND 的示意图
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图 2 TEQFP 构造
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图 4 TEQFP 的热阻
/4)3 3%*$δቸะᶵε 7(4)3
封装。 此外，新型 QFP 已用于封装 HDMI 等高速 IP，HDMI 等高速 IP 的封装适应 性在 LQFP 中已得到验证。
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※1： 前处理条件： 30℃ /70％ -168h＋260℃ ×3次 TEQFP176： 24mm□ 0.5mm间距 TEQFP208： 28mm□ 0.5mm间距
4
Vol.28 No.3
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图 3 母线技术应用实例
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表 1 TEQFP 的可靠性数据
焊锡耐热性 n＝30 试验项目 30℃ /70％ -168h ＋260℃ ×3次 试验 结果 TEQFP176 TEQFP208 JEDEC L3 Pass JEDEC L3 Pass -65℃～150℃ （有前处理※1） 1kcyc Pass 1kcyc Pass 121℃ /100％ （有前处理※1） 504h Pass 504h Pass 175℃ （有前处理※1） 1kh Pass 1kh Pass 温度周期 n＝30 高温高湿放置 n＝30 高温放置 n＝12