2.1 闩锁、设计规则和SOI

基于SOI工艺集成电路ESD保护网络分析与设计

中图分类号：ＴＮ４０２
文献标识码：Ａ
文章编号：１６８１ — １０７０（２０１４）０３ — ００２９ — ０４
ＡｎａｌｙｚｅａｎｄＤｅｓｉｇｎｏｆＥＳＤＰｒｏｔｅｃｔｉｏｎＮｅｔｗｏｒｋｆｏｒＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｏｎＳＯ１Ｐｒｏｃｅｓｓ
摘要：由于ＳＯＩ（Ｓｉｌｉｃｏｎ — Ｏｎ — Ｉｎｓｕｌａｔｏｒ）工艺采用氧化物进行全介质隔离，而氧化物是热的不良导
体，因此ＳＯＩＥＳＤ器件的散热问题使得Ｓ０Ｉ电路的ＥＳＤ保护与设计遇到了新的挑战。阐述了一款基于
ｃｏｒｒｅｃｔｉｔ．Ａｓａｒｅｓｕｌｔ，ｔｈｅＥＳＤｐｒｏｔｅｃｔｉｏｎｌｅｖｅｌｏｆｔｈｅｃｉｒｃｕｉｔｗａｓｕｐｇｒａｄｅｄｏｂｖｉｏｕｓｌｙ．
Ｋｅｙｗｏｒｄｓ：ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ；ＳＯＩ；ｄｅｓｉｇｎｏｆＥＳＤｐｒｏｔｅｃｔｉｏｎ；ｒｅｌｉａｂｉｌｉｙｔ
个尺寸、版图布局完全相同的ＳＯＩＮＭＯＳ器件和体硅
ｉｓｕｐａｇａｉｎｓｔａｎｅｗｃｈａｌｌｅｎｇｅ．Ｉｎｔｈｅｐａｐｅｒ，ｂｕｉｌｄｕｐａＥＳＤｐｒｏｔｅｃｔｉｏｎｎｅｔｗｏｒｋｆｏｒａＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ

SON,SOI,IC,器件

硅衬底上刻蚀深柱状深槽，1100℃氢气退火，Si衬底原子迁移形成空腔结构，空腔上方薄硅即可制作SON器件
SON器件与工艺
SON新器件
SON器件[3]：
极薄埋氧及Si层 Ioff/Ion 完美的折中，Vth衰减被抑制至沟道 L=15nm，没有SCE，DIBL。
SON CMOS工艺流程
SON-MOSFET结构：
[6]SON (Silicon-On-Nothing) technological CMOS Platform:Highly performant devices and SRAM cells 0-7803-8684- 1/04/$20.00 0 2009 IEEE [7]SON (Silicon on Nothing) MOSFETusing ESS (Empty Space in Silicon)
SON材料制备
等离子体同向刻蚀超薄埋氧层SON
[2]
Si衬底上选择外延方法的生长很薄的SiGe和Si形成栅结构，然后利用栅及侧墙作为掩膜刻蚀漏源部分Si直到暴露SiGe层，然后利用等离子体同向刻蚀将SiGe去除，形成的隧道中填充RTO/HTO 和薄层Si4N3形成SON结构
SDON材料：在Si上依次淀积150ÅSiO2、300ÅSi3N4Å、
Technology Digest of Technical Papers. [4]Highly Performant Double Gate MOSFET realized with SON process：2008 IEEE International Conference on Integrated Circuit Design and Technology [5]Silicon-On-Nothing (SON) Technology.1-4244-0161-5/06/$20.00 ©2006 1EEE

bicmos三态输出门电路的设计、制备及应用

ＢｉＣＭＯＳ三态门应采用高电阻率ｐ型硅衬垫，这样，既可与ＣＭＯＳ、ＥＣＬ和ＧａＡｓ工艺有良好的兼容性，又可降低ＮＭＯＳ器件的结电容，有利于提高ＢｉＣＭＯＳ三态门的工作速度。
３．３ＭＯＳ器件衬底偏置要点
提高所设计的ＢｉＣＭＯＳ三态门的速度性能，还受到三态门的负载电容（即高速数字信息系统中行线、列线或数据线分布电容和杂散电容）的限制。为了减小这些电容，也为了保证ＭＯＳ器件的可靠绝缘和隔离，制备芯片时应使ＮＭＯＳ器件衬底工作于负电位（为图示清晰，图２￣４中ＭＯＳ器件衬底偏置连线均未画出）。这一负偏压可由
输入ｕ信号ｉ
× ＬＨ
输出ｕ
信号Ｏ
高阻状态ＬＨ
２．３利用附加管构成的ＢｉＣＭＯＳ三态反相器图３是利用附加管构成的ＢｉＣＭＯＳ三态反相
器，图中ＶＰ２、ＶＮ４为附加管，该门电路通过一
图１几种设计时有用的ＣＭＯＳ门电路
２．２采用ＣＭＯＳ或非门和钳位电路的ＢｉＣＭＯＳ三态缓冲／驱动器
Ａｂｓｔｒａｃｔ：ＡｎｕｍｂｅｒｏｆＢｉＣＭＯＳｔｒｉｓｔａｔｅｌｏｇｉｃｇａｔｅｓａｒｅｄｅｓｉｇｎｅｄ，ａｎｄｓｏｍｅｍａｉｎｉｄｅａｓｏｆｆａｂｒｉｃａｔｉｎｇｔｈｅｄｅｓｉｇｎｅｄＢｉＣＭＯＳｔｒｉｓｔａｔｅｌｏｇｉｃｇａｔｅｓｕｓｉｎｇａｄｖａｎｃｅｄ０．５μｍｐｒｏｃｅｓｓａｎｄｔｅｃｈｎｏｌ－ｏｇｙａｒｅａｌｓｏｐｒｏｐｏｓｅｄｉｎｔｈｉｓｐａｐｅｒ．ＰＳｐｉｃｅｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｈｏｗｓｔｈａｔｔｈｅｄｅｓｉｇｎｅｄＢｉＣＭＯＳｔｒｉｓｔａｔｅｃａｎｎｏｔｏｎｌｙｃｏｎｆｉｒｍｔｈｅｌｏｗｐｏｗｅｒｄｉｓｓｉｐａｔｉｏｎａｎｄｈｉｇｈｉｎｔｅｇｒｉｔｙｏｆＣＭＯＳｐａｒｔ，ｂｕｔａｌｓｏｏｂｔａｉｎｔｈｅａｄｖａｎｔａｇｅｓｏｆｈｉｇｈ－ｓｐｅｅｄａｎｄｌａｒｇｅｄｒｉｖｉｎｇａｂｉｌｉｔｙｏｆｂｉｐｏｌａｒｐａｒｔ，ｓｏｔｈａｔｔｈｅｓｅＢｉＣＭＯＳｔｒｉｓｔａｔｅｌｏｇｉｃｇａｔｅｓａｒｅｖｅｒｙｓｕｉｔａｂｌｅｆｏｒｈｉｇｈ－ｓｐｅｅｄｄｉｇｉｔａｌｉｎｆｏｒｍａｔｉｏｎｓｙｓｔｅｍａｎｄｏｔｈｅｒｈａｎｄ－ｈｏｌｄｄｉｇｉｔａｌｅｑｕｉｐｍｅｎｔｓ．

半导体硅片发展历程、常见形态及SOI硅片的4种制备技术？

半导体硅片发展历程、常见形态及SOI硅片的4种制备技术？硅材料根据晶胞的排列方式不同，分为单晶硅和多晶硅。

单晶硅和多晶硅最大的区别是单晶硅的晶胞排是有序的，而多晶硅是无序的。

在制造方法方面，多晶硅一般是直接把硅料倒入坩埚中融化，然后再冷却而成。

单晶硅是通过拉单晶的方式形成晶棒（直拉法）。

在物理性质方面，两种硅的特性相差较大。

单晶硅导电能力强，光电转换效率高，单晶硅光电转换效率一般在 17%~25%左右，多晶硅效率在 15%以下。

光伏硅片：由于光电效应，且单晶硅优势明显，所以人们使用硅片完成太阳能到电能的转换。

在光伏领域使用的一般为圆角方形的单晶硅电池片。

价格较便宜的电多晶硅片也有使用，但转换效率较低。

由于光伏硅片对纯度、曲翘度等参数要求较低，所制造过程相对简单。

以单晶硅电池片为例，第一步是切方磨圆，先按照尺寸要求将单晶硅棒切割成方棒，然后将方棒的四角磨圆。

第二步是酸洗，主要是为了除去单晶方棒的表面杂质。

第三步是切片，先将清洗完毕后的方棒与工板粘贴。

然后将工板放在切片机上，按照已经设定好的工艺参数进行切割。

最后将单晶硅片清洗干净监测表面光滑度，电阻率等参数。

半导体硅片：半导体硅片比光伏硅片的要求更高。

首先，半导体行业使用的硅片全部为单晶硅，目的是为了保证硅片每个位臵的相同电学特性。

在形状和尺寸上，光伏用单晶硅片是正方形，主要有边长125mm，150mm，156mm 的种类。

而半导体用单晶硅片是圆型，硅片直径有 150mm（6 寸晶圆），200mm（8 寸晶圆）和 300mm （12 寸晶圆）尺寸。

在纯度方面，光伏用单晶硅片的纯度要求硅含量为4N-6N 之间（99.99%-99.9999%），但是半导体用单晶硅片在9N（99.9999999%）-11N(99.999999999%)左右，纯度要求最低是光伏单晶硅片的1000 倍。

在外观方面，半导体用硅片在表面的平整度，光滑度和洁净程度要比光伏用硅片的要求高。

数字集成电路复习必备知识点总结

1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。

等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。

3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。

摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。

4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。

5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。

6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。

但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。

只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。

CMOS集成电路闩锁效应抑制技术

CMOS集成电路闩锁效应抑制技术董丽凤;李艳丽;王吉源【摘要】闩锁效应是CMOS集成电路在实际应用中失效的主要原因之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出.文章以P 阱CMOS反相器为例,从CMOS集成电路的工艺结构出发,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,给出了闩锁效应产生的三个基本条件,并从版图设计和工艺设计两方面总结了几种抑制闩锁效应的关键技术.【期刊名称】《电子与封装》【年(卷),期】2010(010)009【总页数】3页(P28-30)【关键词】CMOS集成电路;闩锁效应;可控硅;抑制【作者】董丽凤;李艳丽;王吉源【作者单位】江西理工大学信息工程学院,江西,赣州,341000;江西理工大学信息工程学院,江西,赣州,341000;江西理工大学信息工程学院,江西,赣州,341000【正文语种】中文【中图分类】TM341CMOS（Complementary Metal-Oxide-Semiconductor）集成电路是目前大规模（LSI）和超大规模（VLSI）集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其在功率消耗、噪声抑制等方面具有明显的优势，虽然CMOS电路具有以上众多优点，但也有一些由于自身结构引发的寄生效应限制了其优越性的充分发挥，隐含于体硅CMOS（指在硅衬底上制作的CMOS）结构中的闩锁效应就是一个最典型的例子，并且随着器件尺寸的不断缩小，闩锁效应对电路性能的影响将愈发明显。

闩锁效应（latch up）是指在体硅CMOS结构中，从电源到地存在的PNPN寄生可控硅结构，在满足可控硅触发条件下，引起电源到地的极大电流，破坏电路正常工作乃至烧毁整个电路的现象，也称自锁效应。

闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。

基于SOI工艺的高压LED驱动设计

基于SOI工艺的高压LED驱动设计诸剑慧;何乐年;林玲【摘要】In order to expand the application of LED driver into high-voltage region, the silicon-on-insulator(SOI) technology was used. Based on this technology, an LED driver was designed. The system diagram of the LED driver was introduced at first and then the important blocks were described in detail. This LED driver works in peak current mode, and has a wide input range from 40 V to 625 V. It provides two dimming functions; linear dimming and pulse width modulation(PWM) dimming, and could be used in tens to a hundred series LED applications. The prototype chip was designed by Cadence Spectre tools and fabricated in XFAB 1 μm SOI Process. The simulation and test results verify this design. This research lays the foundation for the design of the high-voltage power management chips which are based on SOI process.%为了解决LED驱动芯片因耐压低而在高压领域应用受限制的问题,将绝缘体上硅(SOI)技术应用到LED驱动的设计中,设计了一款基于SOI工艺的高压LED驱动芯片.首先提出了该驱动的系统框图,并介绍了其工作原理,然后对各重要模块进行了详细的介绍.该LED驱动输入电压范围为40 V～625 V,采用峰值电流模式控制,并提供线性与脉宽调制(PWM)两种调光方式,根据不同应用,外接的LED灯可达十几至上百个不等.采用XFAB 1 μm SOI工艺,并使用Cadence的Spectre系列软件进行了仿真.仿真与测试结果验证了该驱动的良好性能.该设计对基于SOI工艺的高压电源管理芯片的设计具有指导意义.【期刊名称】《机电工程》【年(卷),期】2011(028)008【总页数】5页(P1028-1032)【关键词】绝缘体上硅;高压;LED驱动;峰值电流模式;脉宽调制【作者】诸剑慧;何乐年;林玲【作者单位】浙江大学超大规模集成电路设计研究所,浙江杭州310027;浙江大学超大规模集成电路设计研究所,浙江杭州310027;浙江大学超大规模集成电路设计研究所,浙江杭州310027【正文语种】中文【中图分类】TN4330 引言当前，绝缘体上硅(SOI)已经成为半导体行业发展的一大亮点。

集成电路设计基础期末考试复习题

全部复习题均可在教材上找到参考答案！！！1.摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。

2.摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。

3.图形的加工是通过光刻和刻蚀工艺完成的。

4.在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。

5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。

6.实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选择，则需要n位m选一多路器。

7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。

8.版图设计规则可以用两种形式给出：微米规则和λ规则。

9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。

10.要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选择。

11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。

12.缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。

13.N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成金属互连线。

14.解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构，避免发射区离子注入对硅表面的损伤。

15.n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。

n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n.16.CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大K倍；电源电压下降K倍。