EDA实验报告
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验 报告范文
实验一：五人表决器一、程序清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity vote5 isport(v_in:in std_logic_vector(4 downto 0);lock,clr:in std_logic;v_over:out std_logic_vector(2 downto 0);num_agr,num_opp:out std_logic_vector(3 downto 0);v_out:out std_logic_vector(4 downto 0);led_agr,led_opp:out std_logic);end entity vote5;architecture one of vote5 isbeginprocess(clr,v_in,lock)variable agr,opp: std_logic_vector(3 downto 0);beginif(clr='1')thenled_agr<='0';led_opp<='0';agr:="0000";opp:="0000";if agr="0000" thennum_agr<="0000";end if;if opp="0000"thennum_opp<="0000";end if;v_out<="00000";v_over<="000";elsif(lock'event and lock='1')thenv_out<=v_in;v_over<="111";agr:="0000";opp:="0000";for i in 0 to 4 loopif (v_in(i)<='0') then opp:=opp+1;end if;agr:=5-opp;end loop;num_agr<=agr;num_opp<=opp;if(agr>opp)thenled_agr<='1';led_opp<='0';elseled_agr<='0';led_opp<='1';end if;end if；end process；end architecture one;三．仿真1. 功能仿真波形2.时序仿真波形实验二：九九乘法表系统的设计一、程序清单library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity multiply is --构造体描述4位乘法器port( clk:in std_logic;a,b:in std_logic_vector(3 downto 0);led_data:out std_logic_vector(7 downto 0);seg_sel:out std_logic_vector(2 downto 0) );end multiply;architecture rtl of multiply issignal led_data2,led_data1,led_data0: std_logic_vector(7 downto 0);--LED显示代码,寄存十位个位的数signal displayclk: std_logic;beginprocess(a,b)variable s: std_logic_vector(7 downto 0);--乘积variable bai,shiwei,gewei: std_logic_vector(3 downto 0);--乘积的十位个位begins(7 downto 0):=a(3 downto 0)*b(3 downto 0);if s>="11001000" then bai:="0010";s:=s-"11001000";elsif s>="01100100" then bai:="0001";s:=s-"01100100";else bai:="0000";end if;if s>="01011010" then shiwei:="1001";s:=s-"01011010";gewei:=s(3 downto 0);--90以上 elsif s>="01010000" then shiwei:="1000";s:=s-"01010000";gewei:=s(3 downto 0);--80以上 elsif s>="01000110" then shiwei:="0111";s:=s-"01000110";gewei:=s(3 downto 0); --70以上 elsif s>="00111100" then shiwei:="0110";s:=s-"00111100";gewei:=s(3 downto 0);--60以上 elsif s>="00110010" then shiwei:="0101";s:=s-"00110010";gewei:=s(3 downto 0);--50以上 elsif s>="00101000" then shiwei:="0100";s:=s-"00101000";gewei:=s(3 downto 0);--40以上 elsif s>="00011110" then shiwei:="0011";s:=s-"00011110";gewei:=s(3 downto 0);--30以上 elsif s>="00010100" then shiwei:="0010";s:=s-"00010100";gewei:=s(3 downto 0);--20以上 elsif s>="00001010" then shiwei:="0001";s:=s-"00001010";gewei:=s(3 downto 0);--10以上 else gewei:=s(3 downto 0);shiwei:="0000";end if;case bai iswhen "0001" => led_data2<="11111001";when "0010" => led_data2<="10100100";when others => led_data2<="11111111";end case;case shiwei iswhen "0000" => led_data1<="11000000";when "0001" => led_data1<="11111001";when "0010" => led_data1<="10100100";when "0011" => led_data1<="10110000";when "0100" => led_data1<="10011001";when "0101" => led_data1<="10010010";when "0110" => led_data1<="10000010";when "0111" => led_data1<="11111000";when "1000" => led_data1<="10000000";when "1001" => led_data1<="10010000";when others => led_data1<="11111111";end case;case gewei iswhen "0000" => led_data0<="11000000";when "0001" => led_data0<="11111001";when "0010" => led_data0<="10100100";when "0011" => led_data0<="10110000";when "0100" => led_data0<="10011001";when "0101" => led_data0<="10010010";when "0110" => led_data0<="10000010";when "0111" => led_data0<="11111000";when "1000" => led_data0<="10000000";when "1001" => led_data0<="10010000";when others => led_data0<="11111111";end case;end process;process(clk)variable cnt:integer range 0 to 20000; --1KHZ扫描显示时钟 beginif clk'event and clk='1' then cnt:=cnt+1;if cnt<10000 then displayclk<='1';elsif cnt<20000 then displayclk<='0';else cnt:=0;displayclk<='0';end if;end if;end process;process (displayclk) --显示两位variable cnt2: std_logic_vector(1 downto 0);beginif displayclk'event and displayclk='1' then cnt2:=cnt2+1;if cnt2="01" then seg_sel<="001";led_data<=led_data0;elsif cnt2="010" then seg_sel<="010";led_data<=led_data1;elsif cnt2="11" then cnt2:="00"; seg_sel<="100";led_data<=led_data2;end if;end if;end process;end rtl;二、仿真设计输入文件经maxplus软件开发系统编译、处理，由功能仿真器进行模拟，获得仿真波形如图6所示。
eda技术实验报告
EDA技术实验报告1. 背景介绍EDA（Exploratory Data Analysis）是指探索性数据分析，是数据科学和机器学习中一项重要的任务。
通过EDA技术，我们可以对数据集进行可视化和统计分析，从而深入了解数据的特征和结构，为后续的数据处理和建模提供指导。
2. 实验目的本实验旨在通过使用EDA技术来分析一个给定的数据集，并从中获取有价值的信息。
通过实践，我们将深入了解EDA技术的应用和优势。
3. 实验步骤步骤1：导入数据首先，我们需要将实验所需的数据导入到Python的数据分析库中。
我们可以使用pandas库读取数据集，并将其存储为DataFrame对象，以便后续的分析和处理。
import pandas as pd# 读取数据集data = pd.read_csv('data.csv')步骤2：数据概览在进行数据分析之前，我们先要对数据进行整体的了解。
我们可以通过以下几个步骤来获取数据的概览信息：1.查看数据的前几行，了解数据的结构和格式。
data.head()2.查看数据的基本统计信息，包括均值、标准差、最小值、最大值等。
data.describe()3.检查数据中是否存在缺失值或异常值。
data.isnull().sum()步骤3：数据可视化EDA技术的核心之一是数据可视化。
通过可视化数据，我们可以更直观地理解数据的分布和关系。
下面是几种常用的数据可视化方法：1.直方图：用于展示数值型数据的分布情况，可以帮助我们了解数据的集中趋势和离散程度。
data['column'].plot.hist()2.散点图：用于展示两个数值型变量之间的关系，可以帮助我们发现数据的相关性。
data.plot.scatter(x='column1', y='column2')3.条形图：用于展示类别型数据的分布情况，可以帮助我们比较不同类别之间的差异。
EDA实验报告(全)
目录实验一全加器的设计 (1)一实验目的 (1)二实验要求 (1)三实验步骤： (1)四实验结果： (2)五实验注意： (2)六实验心得： (2)实验二模可变计数器的设计 (3)一实验要求 (3)二实验步骤 (3)三、实验心得： (6)实验三序列信号发生器与检测器设计 (7)一、实验目的 (7)二、设计要求 (7)三、主要仪器设备 (7)四、实验原理 (7)五、实验步骤 (8)六、实验心得 (13)实验四交通灯控制器设计 (14)一、实验目的 (14)二、设计要求 (14)三、主要仪器设备 (14)四、实验思路 (14)五、实验步骤 (15)六、实验现象及验证 (22)七、实验心得 (23)实验五多功能数字钟设计 (24)一、实验目的 (24)二、设计要求 (24)三、主要仪器设备 (24)四、实验思路 (24)五、实验步骤 (25)六、实验现象及验证 (31)七、实验心得 (31)实验六出租车计价器设计 (32)一、实验目的 (32)二、实验任务及要求 (32)三、主要仪器设备 (32)四、实验思路 (32)五、实验步骤 (33)六、实验现象及验证 (39)七、实验心得 (39)南昌大学实验报告学生姓名：xx 学号：61004100xx 专业班级：通信101实验类型：□验证□综合□设计□创新实验日期：2012-9-17 实验成绩：实验一全加器的设计一实验目的以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。
二实验要求⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；⑵给出此项设计的仿真波形；⑶用发光LED指示显示结果。
三实验步骤：1.（1）建立工作库文件夹，建立半加器工程h_adder，输入半加器VHDL代码并存盘。
library ieee;use ieee.std_logic_1164.all;entity h_adder isport ( a, b :in std_logic;co,so :out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso<=not(a xor (not b));co<=a and b;end architecture fh1;编译后转换得到半加器的元件符号h_adder（2）在同一工作库文件夹下，建立全加器工程fa，采用层次设计法调用元件半加器h_adder和或门or2完成全加器的原理图文件。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
EDA实验报告完结版
EDA实验报告完结版一、实验目的本次 EDA 实验的主要目的是通过实际操作和设计，深入理解和掌握电子设计自动化（EDA）技术的基本原理和应用。
具体而言，包括熟悉 EDA 工具的使用方法，学会运用硬件描述语言（HDL）进行逻辑电路的设计与描述，以及通过综合、仿真和实现等流程，将设计转化为实际的硬件电路，并对其性能进行评估和优化。
二、实验环境本次实验所使用的 EDA 工具为_____，该工具提供了丰富的功能模块和强大的设计支持，包括原理图编辑、HDL 代码编写、综合、仿真和下载等。
实验所使用的硬件平台为_____开发板，其具备多种接口和资源，便于对设计的电路进行实际验证和测试。
三、实验内容1、基本逻辑门电路的设计与实现使用 HDL 语言（如 Verilog 或 VHDL）设计常见的基本逻辑门电路，如与门、或门、非门等。
通过编写代码，对逻辑门的输入输出关系进行描述，并进行综合和仿真，验证设计的正确性。
2、组合逻辑电路的设计与实现设计并实现较为复杂的组合逻辑电路，如加法器、减法器、编码器、译码器等。
运用 HDL 语言描述电路的功能，进行综合和仿真，确保电路在各种输入情况下的输出结果符合预期。
3、时序逻辑电路的设计与实现设计常见的时序逻辑电路，如计数器、寄存器、移位寄存器等。
在设计过程中，考虑时钟信号、同步复位和异步复位等因素，通过仿真验证时序逻辑的正确性，并对电路的性能进行分析。
4、有限状态机（FSM）的设计与实现设计一个有限状态机，实现特定的功能，如交通信号灯控制器、数字密码锁等。
明确状态转移条件和输出逻辑，通过编写 HDL 代码实现状态机，并进行综合和仿真，验证其功能的准确性。
5、综合与优化对设计的电路进行综合，生成门级网表，并通过优化工具对电路进行面积、速度等方面的优化，以满足特定的设计要求。
6、硬件实现与测试将综合后的设计下载到硬件开发板上，通过实际的输入输出信号，对电路的功能进行测试和验证。
观察电路在实际运行中的表现，对出现的问题进行分析和解决。
(完整word版)EDA实验报告完整版
数字系统设计基础实验报告实验名称： 1.组合电路设计___2.失序电路设计___3.计数器的设计___4.原理图设计加法器学号：___ 08093342__ ____姓名：___ 姚伟_______班级: __ 计科09-1班_____老师：__ ______中国矿业大学计算机学院2011年10月27日实验一：组合电路的设计一．实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、仿真和硬件测试。
二．实验任务任务1：利用QuartusⅡ完成2选1多路选择器的文本编辑输入和仿真测试等步骤，得出仿真波形。
最后在试验系统上进行硬件测试，验证本项设计的功能。
任务2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述电路图，并将此文件放在同一目录中。
对于任务中的例子分别进行编译、综合、仿真，并对其仿真波形作出分析说明。
三．实验过程1.新建一个文件夹，取名CNT10。
2.输入源程序。
3.文件存盘，文件名为cnt10，扩展名为.vhd。
4.创建工程，按照老师要求对软件进行设置。
5.进行失序仿真，得到仿真图形。
四．实验程序任务1：entity CNT10 ISport (a,b,s:in bit;y:out bit);end entity CNT10;architecture one of CNT10 isbeginprocess (a,b,s)if s='0' then y<=a; else y<=b;end if;end process;end architecture one;任务2：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT (s0,s1: in STD_LOGIC;a1,a2,a3: in STD_LOGIC;outy: out STD_LOGIC );END ENTITY MUXK;ARCHITECTURE double OF MUXK IS SIGNAL tmpout,tmp:STD_LOGIC;BEGINu1: PROCESS(s0,a2,a3,tmp)BEGINIF s0='0' then tmp<=a2;else tmp<=a3;END IF ;END PROCESS u1 ;u2: PROCESS(s1,a1,tmp,tmpout)BEGINIF s1='0' then tmpout<=a1;else tmpout<=tmp;END IF ;END PROCESS u2 ;outy<=tmpout;END ARCHITECTURE double;五．实验结果任务1：任务2：六．实验体会在课堂上对于“EDA与VHDL”这门课的用处及用法一直一知半解，课上对于一些编程也是学的很模糊，因为学习过模拟电路与数字电路，所以总认为器件仿真要用电脑模拟器件或者直接用实物，但是通过本次实验对QuartusⅡ的初步接触，了解了其功能的强大。
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目录第一部分实验开发系统概述及使用说明.............................................................. １第一章EDA实验系统 ....................................................................................... １第二章EDA/SOPC实验系统 ............................................................................ ７第二部分实验部分............................................................................................ １０实验一EDA工具基本操作与应用 ........................................................... １０实验二计数器设计..................................................................................... ２４实验三串入/并出移位寄存器实现 ........................................................... ２６实验四四人抢答器设计............................................................................. ２８实验五序列检测器设计............................................................................. ２９实验六DDS信号源的设计........................................................................ ３０实验七交通灯控制器设计......................................................................... ３１实验八数字钟设计..................................................................................... ３２实验九出租车计费器设计......................................................................... ３３实验十频率计的实现................................................................................. ３４附录——FPGA接口对照表 ............................................................................ ３５第一部分实验开发系统概述及使用说明第一章EDA实验系统一、实验系统概述此系列实验系统针对数字电路设计CPLD/FPGA及模拟电路设计技术有一总体上的概念。
其中II、III型均为数字电路设计实验开发系统，IV、V型为数、模混合可编程器件实验开发系统。
这些系列设备都能不同程度地满足高校的现代电子技术EDA教学和数字电路及其它相关实验课程的要求。
由于可编程器件的设计灵活性，其系统更能满足高校的相关课程设计，毕业设计及大学生电子设计竞赛等。
对于程度较高的同学，本系统极其丰富的功能单元和可搭接的灵活性，使他们完全能够做出超出大纲要求的具有复杂性和创造性的综合实验。
同时该系统也是从事教学及科研的广大教师和电子工程师的理想开发工具。
希望读者能从中得到裨益，并提出宝贵的改进意见。
二、配套软件Max+plus II 10.0基础版(商业版见报价单及相关资料说明)1.运行环境Win95/982.层次化设计支持3.原理图输入支持4.文本输入支持5.AHDL输入支持6.VHDL输入支持7.原理图设计宏库基本库8.仿真和时序分析支持9.逻辑综合支持10. 硬件编程/下载支持11.支持芯片Max7000全系列（如7000A、7000B、7000E、7000S等）和Max9000系列等Flex6000、8000、10K（如10K系列的10K10、20、30、50、10K100等）、10KE系列等三、系统硬件组成（一）IV型实验箱结构组成：1．CPLD/FPGA适配器板：标准配置是本公司的EPF10k10或MAX7128接口板。
主要负责整个系统与不同公司不同类型的芯片实现通讯，下载接口是数字芯片的下载接口（DIGITAL JTAG），主要用于CPLD/FPGA芯片的数据下载。
该适配器板目前我公司提供有Altera、Lattice、Xilinx公司的不同门数的芯片。
也可根据客户需求专门订做。
２．扫描驱动类接口：1）8位八段数码管显示输出系统的显示采用8位8段共阴极数码管（高电平有效），所对应的接口序号为：8位段驱动接口：a、b、c、d、e、f、g、Dp；8位位驱动采用3-8译码产生，对应的接口为：SEL0~SEL2，悬空为高电平，其具体的对应关系如下表所示：LED数码管显示接口及对应的显示状态１2）4×8键盘输入本矩阵键盘为4×8键盘，其接口电路原理图如图Y-5所示，I/O口分别为KIN0、KIN1、KIN2、KIN3、SEL0、SEL1、SEL2，其中SEL0、SEL1、SEL2位于16×16点阵区。
3）16×16位发光二极管（LED）点阵E2PROM（2864），用来保存字符数据信息，接口序号为：数据线：D0~D7；地址线：A0~A11；片选线：/CE；读有效信号线：/OE；写有效信号线：/WE。
16×16点阵显示，各驱动接口为：第一行到第十六行对应的为L0~L15，第一列到第十六列驱动采用3-8译码，对应的接口为SEL0~SEL3。
具体对应关系见下表：3．通用数字式接口1）18个按键开关。
2）18个拨码开关。
２3）12红、黄、绿发光二极管按交通灯形式排列。
4）8位直线排列LED等。
4．模拟器件及接口1）扬声器（高电平TTL驱动）。
2）AD558数/模转换（8位，0~5V电压输出）。
有两种输出方式。
第一种，将短路子接在左侧的两个铜柱上，Ｄ／Ａ转换输出到Ｄ／ＡＯＵＴ区域的６个孔输出；第二种，将短路子接在右侧的两个铜柱上，Ｄ／Ａ转换输出接到ＬＭ３５８的同相输入端。
3）LM358单电源二运放。
与AD558配合，将ＡＤ５５８的输出接到ＬＭ３５８的同相输入端，作为他的同相输入信号；在ＬＭ３５８的右上脚，有ＴＥＳＴＩＮ模块，他的信号可作为ＬＭ３５８的反相输入端。
5．模拟信号源模块模块中第一排端口为输入口，第二排端口为输出口，分别说明如下：Diff IN：需差分转换信号输入口；Mux IN1：需叠加信号1输入口；Mux IN2：需叠加信号2输入口；Diff OUT+：差分信号正极性输出端口，为Diff IN差分后的信号；Diff OUT-：差分信号负极性输出端口，为Diff IN差分后的信号；Mux OUT：叠加信号输出端口，为Mux IN1与Mux IN2相加后的信号；SIN_OUT 312KHz：正弦信号312KH Z输出端口；6．支持模拟可编程器件支持Lattice公司的Pac10、20、80芯片组，并增添了单片机和一些信号源。
本系统适合做数摸混合电路实验及单片机和可编程器件系统实验，还可方便的扩展部分接口实验等。
7．其它：1）E2 PROM 28642）连线若干。
3）双时钟源（从4MHZ~1HZ）。
4）可变电阻器，产生可变的模拟电压量（0~5V）。
5）支持JTAG方式的下载编程接口。
6）可扩展单元（类似面包板）。
EDA-IV实验箱结构框图如下：图1 EDA-IV型实验箱结构框图３图2 EDA-IV型实验箱结构图1、单片机接口模块本单片机为开放性设计，可自由下载程序，对整个系统无任何影响。
可以实现CPLD/FPGA 与单片机的接口实验，以及高级的FPGA开发，其对应的接口为：P0口：D0～D7；P1口：P10～P17；P2口：P20～P27；复位信号输出：RESETP3口分别对应为：/RD、/WR、RXD、TXD、T0、T1、INT0、INT1其他接口为：ALE、PSENRESET复位端口提供一高电平脉冲。
2、可调数字信号源时钟信号源可产生从1.2Hz～20MHz之间的任意频率。
该电路采用全数字化设计，提供的最高方波频率为20MHz，最低频率为1.2Hz，并且频率可以在这个范围办内随意组合变化。
整个信号源共有六个输出口（CLK0～CLK5），每个输出口输出的频率各不相同，通过JP1～JP11这11组跳线来完成设置的，其中：CLK0输出口的频率通过JP7（CLK0）来设置的，这样输出的时钟频率种类为20MHz、10MHz、5MHz、2.5MHz、1.25MHz；CLK1输出口的频率通过JP1（F_SEL1）及JP8（CLK1）来设置，输出频率对应的关系为：F CLK1=20MHz×F_SEL1×CLK1CLK2输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）及JP9（CLK2）来设置，输出频率对应的关系为：F CLK2=20MHz×F_SEL1×F_SEL2×CLK2CLK3输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）及JP10（CLK3）来设置，输出频率对应的关系为：F CLK3=20MHz×F_SEL1×F_SEL2×F_SEL3×CLK3CLK4输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4（F_SEL4）及JP11（CLK4）来设置，输出频率对应的关系为：F CLK4=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×CLK4CLK5输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4（F_SEL4）、JP5（F_SEL5）及JP6（CLK5）来设置，输出频率对应的关系为：F CLK5=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×F_SEL4×CLK5４比如要得到1.2Hz的信号,短路子的设置如下:JP1 F_SEL1：1/16JP2 F_SEL2：1/16JP3 F_SEL3：1/16JP4 F_SEL4：1/16JP5 F_SEL5：1/16JP6 F_SEL6：1/16JP7 CLK0： 1.25M信号输出CLK5。