三位二进制加法计数器(无效态：000,001)设计一个基于74138的组合电路 设计一个140进制加法计数器
.(1).3位二进制同步加法计数器(2).串行数据检测电路
目录1 数字电子设计部分 (1)1.1课程设计的目的与作用 (1)1.2 课程设计内容 (1)1.3二进制同步加法计数器（无效状态为000、001） (1)1.3.1设计总框图 (1)1.3.2设计过程 (2)(1)状态图 (2)(2)选择触发器、求时钟方程、输出方程、状态方程和结果 (2)1.3.3 逻辑接线图 (7)1.3.4 模拟仿真结果 (7)1.4 检测序列（0001） (11)1.4.1设计过程 (11)1.4.2 逻辑接线图 (15)1.4.3 模拟仿真结果 (15)1.5参考文献 (17)2 模拟电子设计部分 (17)2.1 课程设计的目的与作用 (17)I2.1.1课程设计提要 (18)2.2 设计任务、及所用Multisim软件环境介绍 (19)2.3 电路模型的建立 (21)2.3.1长尾式差分放大电路 (21)2.3.2求和电路 (22)2.4 理论分析及计算 (23)2.4.1长尾式差分放大电路 (23)2.4.2求和电路 (24)2.5 仿真结果分析 (25)2.5.1长尾式差分放大电路 (25)2.5.2求和电路 (27)2.6 设计总结和体会 (28)2.7参考文献 (29)II1 数字电子设计部分1.1课程设计的目的与作用通过课程设计，深入了解二进制同步加法计数器以及串行数据检测电路的原理和应用，通过对电路进行仿真和模拟来对数据进行分析。
我们可以更加熟练地使用Multisim软件，独立完成课程设计对我们的学习思考和创新也有了很大的帮助。
1.2 课程设计内容本次课程设计有两方面的内容：（1）二进制同步加法计数器（无效态为000和001）（2）串行数据检测电路（检测0001）1.3二进制同步加法计数器（无效状态为000、001）1.3.1设计总框图输入加法计数器脉冲输出进位信号CP图1-3-1程序总框图11.3.2设计过程(1)状态图0 0 0 0 0010 011 100 101 110 111图1-3-2（a）状态图(2)选择触发器、求时钟方程、输出方程、状态方程和结果○1选择触发器由于JK触发器功能齐全、使用灵活，故选用3个下降沿JK触发器。
3位二进制同步加法计数器(无效状态为001 100)74LS161构成240进制同步计数器序列信号发生器(101001)并显示
目录摘要 (I)1课程设计目的及要求 (1)1.1 课程设计的目的 (1)1.2 课程设计的要求 (1)23位二进制同步减法计数器（无效状态为001 100） (1)2.1 基本原理 (1)2.2 设计过程 (1)2.2.1 状态图 (1)2.2.2 卡诺图 (1)2.2.3 特性方程，驱动方程 (3)2.3 设计电路图 (3)2.4 最后结果 (4)3序列信号发生器（101001） (8)3.1 基本原理 (8)3.2设计过程 (8)3.2.1 特性表 (8)3.2.2 输出方程 (9)3.3 设计电路图 (9)3.4 最后结果 (10)4设计总结和体会 (14)5参考文献 (15)1 课程设计目的及要求1.1 课程设计的目的1.学会使用数字电子实验平台2.熟悉各个芯片和电路的接法3.熟练掌握设计触发器的算法4.懂得基本数字电子电路的功能，会分析，会设计1.2 课程设计的要求1.设计3位二进制同步加法计数器（无效状态为001 100）2.设计一个序列信号发生器（期序列为101001）2 设计3位二进制同步加法计数器(无效状态为001 100) 2.1 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N 进制。
计数器不仅有加法计数器，也有减法计数器。
一个计数器如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。
同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。
设计同步计数器按照下面的思路进行分析！2.2 设计过程2.2.1 状态图000 111 110 101 011 010时序逻辑问题状态赋值状态转换图最简逻辑表达式逻辑图检查能否自启动选定触发器类型2.2.2卡诺图00 01 11 10111 xxx 010 000xxx 011 110 101图 2.100 01 11 101 x 0 0x 0 1 1图 2.200 01 11 101 x 1 1x 1 1 0图 2.300 01 11 101 x 0 0x 1 0 1图 2.41Q1nQ0nQ2nQ1nQ0nQ2n1Q1n+1的卡诺图Q1nQ0nQ2n1Q1nQ0nQ2n12.2.3 驱动方程 状态方程 状态方程:12n Q+=1n Q 2n Q +1n Q 2n Q11n Q +=1nQ +0n Q 1nQ10n Q+=2n Q 0nQ +0n Q 1nQ +1n Q 0nQ驱动方程： J 2=1n Q K 2=1nQ J 1=1 K 1=0nQ J 0=2nQ 1nQ K 0=1n Q 2.3 设计电路图实验结果可通过数字显示器的数字变化和灯泡亮灭对比检验，较直观易懂，容易验证电路是否正确。
74138的实验报告
74138的实验报告数字系统设计综合实验报告数字系统设计综合实验报告实验名称:1、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计6、累加器设计7、交通灯控制器设计班级:姓名:学号:指导老师:实验1 加法器设计1) 实验目的(1) 复习加法器的分类及工作原理。
(2) 掌握用图形法设计半加器的方法。
(3) 掌握用元件例化法设计全加器的方法。
(4) 掌握用元件例化法设计多位加法器的方法。
(5) 掌握用Verilog HDL语言设计多位加法器的方法。
(6) 学习运用波形仿真验证程序的正确性。
(7) 学习定时分析工具的使用方法。
2) 实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。
目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。
加法器可分为1位加法器和多位加法器两大类。
1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
(1)半加器如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。
实现半加运算的电路则称为半加器。
若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到。
(2)全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。
实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到:3)(1)(2)(3) 实验内容及步骤用图形法设计半加器，仿真设计结果。
用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。
(4) 用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。
《EDA技术实用教程》习题解答
习题 5-6 根据图 5-23，写出顶层文件 MX3256.VHD 的 VHDL 设计文件。
第 1 章 概述
9
图 5-21 习题 5-4 图
解： VHDL 设计文件内容如下：
library ieee; use ieee.std_logic_1164.all;
entity exen is
port ( cl
: in std_logic;
clk0 : in std_logic;
out1 );
: out std_logic
out1 <= not tmp; end hdlarch; ⊕习题 5-5 给出 1 位全减器的 VHDL 描述。要求： (1) 首先设计 1 位半减器，然后用例化语句将它们连接起来，图 5-22 中 h_suber 是半减器，diffr 是输出差， s_out 是借位输出，sub_in 是借位输入。
解：
图 5-19 4 选 1 多路选择器
图 5-20 双 2 选 1 多路选择器
architecture hdlarch of MUXK is
signal tmp : std_logic;
begin
process(s0,a2,a3) begin
if s0 = '0' then
tmp <= a2;
else
解：用同步计数器来实现。（事实上要求设计的是一个袼雷码计数器）
考虑不同状态时，对应的 DFF 输入端的值：
三位二进制同步加法计数器设计
目录1 数字电子设计部分 (1)1.1课程设计的目的 (1)1.2设计的总体框图 (1)1.3设计过程 (1)1.4设计的逻辑电路图 (7)1.6实验仪器 (10)1.7实验结论 (10)1.8参考文献 (11)2 模拟电子设计部分 (11)2.1 课程设计的目的与作用: (11)2.2 设计任务、及所用multisim软件环境介绍 (11)2.3 差分放大电路 (12)2.3.1长尾式差分放大电路 (12)2.3.2 恒流源式差分放大电路 (16)2.4 反馈 (21)2.4.1电压并联负反馈 (21)2.4.2电压串联正反馈 (23)2.5 电压比较器 (24)2.5.1单限比较器 (24)2.5.2滞回比较器 (26)2.5.3双限比较器 (28)2.6 设计总结和体会 (30)2.7 参考文献 (31)1 数字电子设计部分1.1课程设计的目的1、加深对教材的理解和思考，并通过设计、验证证实理论的正确性。
2、学习自行设计一定难度并有用途的的计数器、加法器、寄存器等。
3、检测自己的数字电子技术的掌握程度。
1.2设计的总体框图①下图为三位二进制同步加法器示意框图：②下图为三位二进制同步加法器示意框图：1.3设计过程1、三位二进制同步加法计数器（无效态为010、011）（设输出为进位数）。
①根据题意可以确定出3位二进制加法器的状态图：000/0−−→001/0−−→100/0−−→101/0−−→110/0−−→ 111/1排列：nnn210Q Q Q3位二进制加法计数器的状态图下图为三位二进制同步加法计数器（无效态为010、011）的时序图：②选择触发器，求时钟方程。
选择触发器：由于JK 触发器功能齐全、使用灵活，故选用3个时钟下降触发的边沿JK 触发器。
求时钟方程：由于要求构成的是同步计数器，显然各个触发器的时钟信号都应使用输入脉冲，即012CP CPCP CP === ③求输出方程和状态方程：卡诺图如下：ⅰ、下图为3位二进制同步加法器的次态和输出卡诺图：ⅱ、下图为3位二进制同步加法器的输出的卡诺图：ⅲ、下图为3位二进制同步加法器的次态n+12Q 的卡诺图：ⅳ、下图为3位二进制同步加法器的次态n+11Q 的卡诺图：ⅴ、下图为3位二进制同步加法器的次态n+10Q 的卡诺图：根据输出卡诺图和各个触发器的次态卡诺图，可直接写出输出方程和下列状态方程：nY Q=1nQ CP↓n+1n n n n n n n n20210202102()n nQ Q Q Q Q Q Q Q Q Q Q=++=+n+1n n n n120101nQ Q Q Q Q Q=+n+1n00Q Q=④求驱动方程JK触发器的特性方程为：1n n nQ JQ KQ+=+CP↓直接对照现态的系数，写出驱动方程的：n20n n210J QK Q Q==n n120n10J Q QK Q==11JK==⑤检查电路是否能够自启动将无效态010、011代入状态方程中进行计算，结果如下：010/0−−→011/0−−→100（有效态）故而能够自启动。
数电课设三位二进制同步加法计数器序列信号发生器串行序列检测器电路设计方案
第一部分数字电子课程设计成绩评定表课程设计任务书目录1 课程设计的目的与作用 (1)1.1设计目的及设计思想 (1)1.2设计的作用 (1)1.3 设计的任务 (1)2 所用multisim软件环境介绍 (1)3 三位二进制同步加法计数器设计 (3)3.1 基本原理 (3)3.2 设计过程 (3)4序列信号发生器的设计 (6)4.1 基本原理 (6)4.2 设计过程 (6)5串行序列检测器电路设计 (7)5.1 基本原理 (7)5.2 设计过程 (8)6 仿真结果分析 (11)6.1 三位二进制同步加法计数器仿真 (11)6.2 序列信号发生器（发生序列100101）的仿真 (14)6.3 0110串行序列检测器电路设计 (17)7 设计总结和体会 (23)8 参考文献 (23)1 课程设计的目的与作用1.1设计目的及设计思想根据设计要求设计三位二进制加法计数器和序列信号发生器，加强对数字电子技术的理解,进一步巩固课堂上学到的理论知识。
了解计数器和序列信号发生器的工作原理。
1.2设计作用通过multisim软件仿真电路可以使我们对计数器和序列信号发生器有更深的理解。
学会分析仿真结果的正确性，与理论计算值进行比较。
通过课程设计，加强动手，动脑的能力。
1.3设计任务1.设计一个三位二进制同步加法计数器，要求无效状态为001,110。
2.设计一个序列信号发生器，要求发生序列100101。
2 所用multisim软件环境介绍multisim软件环境介绍Multisim是加拿大IIT公司（Interrative Image Technologies Ltd）推出的基于Windows的电路仿真软件，由于采用交互式的界面，比较直观、操作方便，具有丰富的元器件库和品种繁多的虚拟仪器，以及强大的分析功能等特点，因而得到了广泛的引用。
针对不同的用户，提供了多种版本，例如学生版、教育版、个人版、专业版和超级专业版。
其中教育版适合高校的教学使用。
三位二进制同步计数器(无效态000 100)和串行序列发生电路设计(检测序号0100)综述
课程设计任务书目录1 数字电子设计部分 (1)1.1程序设计的目的与作用 (1)1.2课程设计的任务 (1)1.3 三位同步二进制加法器和串行序列发生电路设计 (1)1.3.1三位二进制同步加法器设计电路的理论分析 (1)1.3.2串行序列发生电路设计 (8)1.4设计总结和体会 (13)1.5参考文献 (13)2 模拟电子设计部分 (14)2.1设计课程的目的与作用 (14)2.2 设计任务、及所用multisim软件环境介绍 (14)2.3 电路模型的建立 (14)2.3.1比例运算电路Multisim仿真 (14)2.3.2三运放数据放大器Multisim仿真 (16)2.3.3求和电路Multisim仿真 (16)2.3.4积分电路Multisim仿真 (17)2.4 理论分析及计算 (17)2.4.1比例运算电路的设计分析 (17)2.4.2三运放数据放大器的设计分析 (19)2.4.3求和电路的设计分析 (19)2.4.4积分电路的设计分析 (19)2.5 仿真结果分析 (20)2.5.1比例运算电路的Multisim结果仿真分析 (20)2.5.2、三运放数据放大器的Multisim结果仿真分析 (21)2.5.3求和电路的Multisim结果仿真分析 (23)2.5.4积分电路的Multisim结果仿真分析 (23)2.6设计总结和体会 (24)2.7 参考文献 (24)1 数字电子设计部分1.1程序设计的目的与作用1.1.1了解同步计数器和串行序列发生电路设计的原理和逻辑功能。
1.1.2掌握同步计数器和串行序列发生电路的分析、设计方法及应用。
1.2课程设计的任务1.2.1三位二进制同步计数器1.2.2串行序列发生电路设计1.3 三位同步二进制加法器和串行序列发生电路设计1.3.1三位二进制同步加法器设计电路的理论分析（1）因为无效态是000，100画出状态图如下：（2）画时序图如下：CPQQ1Q2（2）选择触发器，求时钟方程和状态方程○1选择触发器由于JK触发器功能齐全、使用灵活，在这里选用3个CP下降沿触发的边沿JK触发器。
三位二进制加法计数器课设
三位二进制加法计数器课设一、引言在数字电路课程中，三位二进制加法计数器是一个非常重要的实验，它可以让学生深入理解数字电路的基本原理和设计方法。
本文将详细介绍三位二进制加法计数器的设计过程和实验步骤。
二、设计过程1. 确定计数器的功能三位二进制加法计数器可以实现从000到111的循环计数。
当计数器达到111时，它会自动从000重新开始计数。
我们需要设计一个能够实现这个功能的电路。
2. 设计逻辑电路为了实现三位二进制加法计数器的功能，我们需要使用多种逻辑门来构建电路。
我们需要使用三个D触发器来存储当前的计数值。
每个D 触发器有两个输入端口：D和CLK。
当CLK信号为高电平时，D触发器会将输入信号D存储在内部，并输出一个相应的输出信号Q。
接下来，我们需要使用三个全加器来执行二进制加法运算。
全加器有三个输入端口：A、B和Cin（进位信号）。
它们分别代表两个要相加的二进制数字和上一次运算中产生的进位信号。
全加器还有两个输出端口：S（和）和Cout（进位信号）。
S输出代表两个二进制数相加的结果，而Cout输出代表本次运算是否产生了进位信号。
我们需要使用三个AND门来判断计数器是否达到了最大值。
当三个D触发器的输出都为1时，AND门会输出一个高电平信号，表示计数器已经达到了最大值，需要重新开始计数。
3. 组装电路根据上述设计逻辑，我们可以开始组装三位二进制加法计数器的电路。
将三个D触发器连接到CLK信号源和全加器的输入端口。
然后将全加器连接起来，并将它们的输出端口连接到D触发器的D端口。
接下来，将三个AND门连接到D触发器的输出端口，并将它们的输出端口连接到全加器的Cin端口。
将每个D触发器的CLR（清零）端口连接到一个复位开关上。
4. 测试电路在完成电路组装之后，我们需要对其进行测试以确保其正常工作。
在没有任何输入时按下复位开关。
这会将所有D触发器设置为0，并清除所有全加器中的进位信号。
接下来，我们可以按下计数按钮或者手动改变输入信号来测试电路。
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目录
1 课程设计的目的与作用 (1)
2 设计任务 (1)
3 设计原理 (2)
3.1三位二进制加法计数器 (2)
3.2全加器 (2)
3.3用集成芯片设计一个140进制的加法器 (2)
4实验步骤 (3)
4.1加法计数器 (3)
4.2全加器 (6)
4.3用集成芯片设计一个140进制的加法器 (7)
5仿真结果分析 (8)
6设计总结 (9)
7参考文献 (9)
1课程设计的目的与作用
（1）了解同步计数器及序列信号发生器工作原理；
（2）掌握计数器电路的分析，设计方法及应用；
（3）掌握序列信号发生器的分析，设计方法及应用
2 设计任务
2.1加法计数器
（1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
2.2全加器
（1）设计一个全加器，选用一片74LS138芯片设计电路。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
2.3 140进制的加法器
（1）设计一个140进制加法器并显示计数，选用两片74L163芯片设计电路。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
3 设计原理
3.1加法计数器
1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。
计数器按长度可分为：二进制，十进制和任意进制计数器。
计数器不仅有加法计数器，也有减法计数器。
如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。
在同步计数器中，个触发器共用同一个时钟信号。
2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。
3.CP 是输入计数脉冲，所谓计数，就是记CP 脉冲个数，每来一个CP 脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP 脉冲，计数器归零的同时给高位进位，即要给高位进位信号。
3.2全加器
1.74LS138有三个输入端：A0,A1，A2 和八个输出端Q0-Q7. 3个使能输入端口分是STB,STC,STA,只有当STB=STC=0，STA=1时，译码器才能正常工作，否则译码器处于禁止状态，所有输出端为高电平。
2.以处理低位进位，并输出本位加法进位。
多个全加器进行级联可以得到多位全加器
3.3用集成芯片设计一个140进制的加法器
选取两片74LS163芯片设计140进制加法计数器。
74LS163具有以下功能： A 异步清零功能
当0=CR 时，计数器清零。
在0=CR 时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，0=CR 正是通过D R 复位计数器也即使异步清零的。
B 同步并行置数功能
当1=CR 、0=LD 时，在CP 上升沿操作下，并行输入数据30~d d 进入计数器，使
01231
0111213d d d d Q Q Q Q n n n n =++++。
C 二进制同步加法计数功能
当1==LD CR 时，若1==P T CT CT ,则计数器对CP 信号按照8421编码进行加法计数。
D 保持功能
当1==LD CR 时，若0=•P T CT CT ,则计数器将保持原来状态不变。
对于进位信号有两
种情况，如果0=T CT ,那么0=CO ;若是1=T CT ,则n
n n n Q Q Q Q CO 0123=。
4实验步骤
4.1加法计数器
1.根据要求有其状态图如下图所示。
/0 /0 /0 /0 /0
0/1
图1 状态图 2.选择触发器，求时钟方程、输出方程、状态方程 A 选择触发器
由于触发器功能齐全、使用灵活，在这里选用3个CP 下降沿触发的边沿JK 触发器。
B 求时钟方程 采用同步方案，故取
CP 0=CP 1=CP 2=CP （1.1） CP 是整个要设计的时序电路的输入时钟脉冲。
C 求输出方程 确定约束项
010
011
100
101
110
111
由所给题目有无效状态为000,001其对应的最小项为n n n Q Q Q 012和n
n n Q Q Q 012是约束项。
由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y 的卡诺
图，如图3所示。
Q 1
n
Q 0n
Q
图2 Y 的卡诺图
显然，根据图得 n
n n Q Q Q Y 012
(1.2) D
求状态方程
由图1所示状态图可直接画出如图3所示电路次态Q 2n+1
Q 1n+1Q 0
n+1
卡诺图。
再分解开便
可得到如图4所示各触发器的卡诺图。
Q 1
n
Q 0n
Q 2
图3 次态Q
2n+1Q 1n+1Q
n+1
卡诺图 Q 1
n
Q 0n
Q
(a) Q 2
n+1
卡诺图
Q 1
n
Q 0n
Q 2n
00 01 11 10
0 1 (b) Q 1
n+1
卡诺图
Q 1
n
Q 0n
Q 2n
00 01 11 10
0 1 (c) Q 0
n+1
卡诺图
图4 各触发器的卡诺图
显然，由图5所示各触发器的卡诺图便可很容易的得到
(1.3)
3.求驱动方程
触发器的特性方程为
n n n Q K Q J Q +=+1 (1.4) 化简后可得驱动方程
10=J 10=K
n
Q J 01= n n
Q Q K 201= (1.5) n
Q J 02= n n Q Q K 10
2= 4.仿真电路图
X X 1
1
1
1 0
X X 0
1
1 0
1
图5 加法计数器仿真电路图
5.检查电路能否自启动
将无效状态000、001式代入(1.2)(1.3)中进行计算，结果可见，所设计的时序电路能够自启动。
4.2全加器
1.写出标准与非表达式
1111i i i i i i i i i i i i i S A BC AB C A B C ABC ----=+++=1247m m m m
1111i i i i i i i i i i i i i C ABC A BC AB C ABC ----=+++= 3567m m m m
2.确认表达式2i A A = 1i A B = 01i A C -= 1247i S Y Y Y Y = 3567i C Y Y Y Y =
3.仿真图
图6 全加器仿真电路图
4.3用集成芯片设计一个140进制的加法器
1. 74LS163的引脚功能
CP 是输入计数脉冲，也就是加到各个触发器的时钟信号端的时钟脉冲；
CR 是清零端；LD 是置数控制端；P CT 和T CT 是两个计数器工作状态控制端；0D ~3D 是并行输入数据端；CO 是进位信号输出端；0Q ~3Q 是计数器状态输出端。
图7 74LS163状态表
2. 选用芯片的二进制同步加法计数功能，256进制正好是两片74LS163全用，所以
1==LD CR ，1==P T CT CT 。
仿真图如下
图 8 140进制加法器仿真图
5仿真结果分析
实验结果可通过数字显示器的数字变化观察计数器的工作情况，容易验证电路是否正确。
1. 三位二进制加法计数器，显示器的数字会按034567的顺序循环变化，证明001 010为不存在的约束项，电路连接正确。
2. 全加器，在这个设计实验中通过A i ，B i ，C 1i -的变化，输出S i 、C i 相应的值，证明设计合理且电路连接正确。
3. 集成芯片设计出的140位加法器，当一个显示器显示循环0123456789abcdef 当循环到f 时 另一个显示器显示数即增加8，直至循环制c ，计数器归零，证明设计合理，电路连接正确。
6设计总结
通过本次课程设计使我对同步计数器及74LS138芯片的工作原理有了更深的了解，同时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析，设计方法及应用，基本能够独立设计出一般简单的电路
7参考文献
[1]余孟尝.数字电子技术基础简明教程.3版.北京：高等教育出版社，2006.7
[2]张利萍.王向磊.数字电子技术实验. 沈阳：沈阳理工大学出版，2014.3。