计算机组成与系统结构标准答案A_2008

（答案要注明各个要点的评分标准）一、填空题（共25分，每空1分）1、计算机硬件系统由运算器、控制器、存储器、输入设备、输出设备五部分构成。

2、CPU性能公式是：程序执行时间T=程序中的指令条数I×平均执行每条指令所需的周期数CPI×每个周期的时间长度TPC。

3、十进制数20转换为二进制数是00010100B ，转换为十六进制数是14H 。

4、十进制数-75的原码是11001011 ，反码是10110100 ，补码是10110101 。

（用八位二进制编码表示）。

5、奇偶校验码的原理是在 k 位数据码之外增加 1 位校验位，使 K+1 位码字中取值为 1 的位数总保持为偶数（偶校验）或奇数（奇校验）。

6、通常可以将计算机系统的结构划分为7个层次：应用层、高级语言层、汇编语言层、操作系统层、指令系统层、微体系结构层、数字逻辑层。

7、指令中应该包括下列信息：指令操作码、源操作数地址、目的操作数地址、下一条指令的地址。

8、当指令采用立即数寻址方式时，所需的操作数位于指令中，当指令采用寄存器寻址方式时，所需的操作数位于寄存器中，当指令采用直接寻址方式时，所需的操作数位于存储器中。

9、常用的存储器扩展方法有：存储器位扩展、存储器字扩展、存储器位/字扩展。

10、流水线中的相关可以分为三种类型：结构相关、数据相关、控制相关(或转移相关)。

二、解释下列概念（共15分，每小题3分）1、RISC答：RISC是精简指令集计算机，其主要思想是简化指令的功能和种类，从而提高指令的执行速度。

2、CISC答：CISC是复杂指令集计算机其主要思想是增强指令的功能、增加指令的种类，从而减少程序中的指令条数，简化程序设计。

3、VLSI答：VLSI是Very Large Scale integration的缩写，指超大规模集成电路。

4、寻址方式答：寻址方式指的是确定本条指令的数据地址及下一条要执行的指令地址的方法。

5、虚拟存储器答：虚拟存储器是由主存储器和辅助存储器（外存）组成的存储系统，从整体看，其速度接近于主存的速度，其容量则接近于辅存的容量，而每位平均价格也接近于廉价的辅存平均价格。

三、简答题（共30分，每小题5分）1、多周期处理机的设计思想是什么？答：把指令的操作分成若干个周期，并力图使每个周期完成的操作基本上达到平衡；时钟周期的时间长度最好以某种器件的延迟时间为基准，如ALU、寄存器堆、存储器等，且以较长延迟时间为基准。

通常把指令的执行分为以下5个步骤，每个步骤用一个时钟周期:1)取指令及PC+1周期2)指令译码、读寄存器及转移周期3)ALU执行或者存储器地址计算周期4)ALU指令结束周期或者存储器访问周期5)写回周期2、流水线有哪些特点？答：第一，把一个任务（一条指令或一个操作）分解为几个有联系的子任务，每个子任务由一个专门的功能部件来实现。

第二，流水线每一个功能段部件后面都要有一个缓冲寄存器，其作用是保存本流水段的结果。

第三，流水线中各功能段的时间应尽量相等，否则将引起堵塞、断流。

要求流水线的时钟周期不能快于最慢的流水段。

第四，只有连续不断地提供同一种任务时才能发挥流水线的效率，所以在流水线中处理的必须是连续任务。

第五，流水线需要有装入时间和排空时间。

装入时间是指第一个任务进入流水线到输出流水线的时间。

排空时间是指第n个（最后一个）任务进入流水线到输出流水线的时间。

3、何为内部数据前推法？答：流水线数据相关问题的本质在于一条指令执行时要用到上面指令的执行结果，但在该指令从寄存器堆读取数据时，上面指令的结果尚未被写入寄存器堆。

实际上源操作数真正被使用是在ALU计算周期，而此时源操作数可能已经计算出来了，只是还没有保存到寄存器堆，而是保存在某个流水线寄存器中，如果我们将这个流水线寄存器直接连接到ALU的数据输入端，则这个源操作数马上就可以被使用，从而消除数据相关。

这种方法就称为内部前推法。

4、处理机有哪些基本组成部分？各部分的功能如何？答：（1）程序计数器PC:用于指出指令的地址；（2）寄存器堆：用于保存从存储器取来的源操作数、中间结果和运算结果；（3）ALU：用于实现算术逻辑运算；（4）控制部件：用于对指令进行译码，产生实现指令功能的控制信号。

5、设计处理机控制电路有哪两种常用的方法？两者之间的区别是什么？答：处理机控制电路有硬布线控制和微程序控制两种常用的设计方法。

所谓硬布线控制是指控制信号由硬件逻辑电路实时产生；所谓微程序控制是指控制信号事先已经保存在控制存储器中，使用时由控制存储器读出。

硬布线控制与微程序控制的区别：1)实现：微程序控制电路比较规整，增加或修改指令只要增加或修改控存内容即可；硬布线控制电路零乱且复杂，难以修改或增加指令。

2)性能：在同样的半导体工艺条件下，微程序控制的速度比硬布线控制的速度低，那是因为执行每条微指令都要从控存中读取一次，影响了速度，而硬布线逻辑主要取决于电路延迟。

6、CACHE存储器通常使用哪3种映像方式？并简述每种映像方式的原理和特点。

答：CACHE存储器通常使用全相联映像方式、直接映像方式、多路组相联映像方式。

全相联映像方式是指主存的任何一个字块可以映像到整个CACHE的任何一个字块中。

特点：灵活性大、电路规模大。

直接映像方式是指主存的一个字块只能映像到CACHE的一个准确确定的字块中。

特点：灵活性差、电路规模小。

多路组相联映像方式是对全相联映像和直接映想象的一种折衷的处理方案。

既不在主存和CACHE之间实现字块的完全随意对应，也不在主存和CACHE之间实现字块的多对一的硬性对应，而是实现一种有限度的随意对应。

即将CACHE分为若干组，每组包括多个字块，主存中的任何一个字块只能映射到一个特定的组，但可以映射到该组的任何一个字块。

特点：既有较好的灵活性又有较少的电路规模。

四、计算题（共15分，每小题5分）1、假设某个计算机程序中，各种指令出现的频率以及执行该种指令所需的CPU时钟（2）假定该程序共有100条指令，时钟周期为10ns，试计算该程序的执行时间。

解：（1）CPI=4*30%+2*20%+4*10%+1*10%+1*10%+2*20%=2.6（2）根据CPU性能公式，程序执行时间T=程序中的指令条数I×平均执行每条指令所需的周期数CPI×每个周期的时间长度TPC＝100×2.6×10＝2600ns2、设CACHE的访问时间为5ns,主存的访问时间为50ns,若要求CACHE－主存系统的平均访问时间为6ns，则CACHE的命中率应该达到多少？解：设CACHE的命中率应该达到x，根据题意，有下述等试：5+(1-x)*50=6解之，得x=98%。

即CACHE的命中率应该达到98%。

3、下面数据是符合IEEE754浮点标准的单精度浮点数：1 10000001 00011000000000000000000试求其表示的十进制数值。

解：上述单精度浮点数的符号位s=1,阶码e=10000001=27+20=128+1=129,尾数为：f=00011000000000000000000=2-4+2-5=0.09375所以它所表示的十进制数为：d=(-1)s×2e-127×1.f=(-1)1×2129-127×1.09375=－4×1.09375=－4.375五、设计题（15分）利用Verilog HDL设计一个ALU，要求该ALU的字长为32位，能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。

要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。

解：ALU的电路结构如下：ALU的Verilog模型如下：module fadd(a,b,s,ci,co);input a,b,ci;output s,co;reg s,co;always @ (a or b or ci)begins<=(a&~b&~ci)|(~a&b&~ci)|(~a&~b&ci)|(a&b&ci);co<=(a&b)|(a&ci)|(b&ci);endendmodulemodule add(a,b,sub,s,c,v,n);input [31:0]a;input [31:0]b;input sub;output [31:0]s;output c,v,n;wire [31:0]a;wire [31:0]b;wirec1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11,c12,c13,c14,c15,c16,c17,c18,c19,c20,c 21,c22,c23,c24,c25,c26,c27,c28,c29,c30,c31;fadd f0(a[0],b[0]^sub,s[0],sub,c1);fadd f1(a[1],b[1]^sub,s[1],c1,c2);fadd f2(a[2],b[2]^sub,s[2],c2,c3);fadd f3(a[3],b[3]^sub,s[3],c3,c4);fadd f4(a[4],b[4]^sub,s[4],c4,c5);fadd f5(a[5],b[5]^sub,s[5],c5,c6);fadd f6(a[6],b[6]^sub,s[6],c6,c7);fadd f7(a[7],b[7]^sub,s[7],c7,c8);fadd f8(a[8],b[8]^sub,s[8],c8,c9);fadd f9(a[9],b[9]^sub,s[9],c9,c10);fadd f10(a[10],b[10]^sub,s[10],c10,c11); fadd f11(a[11],b[11]^sub,s[11],c11,c12); fadd f12(a[12],b[12]^sub,s[12],c12,c13); fadd f13(a[13],b[13]^sub,s[13],c13,c14); fadd f14(a[14],b[14]^sub,s[14],c14,c15); fadd f15(a[15],b[15]^sub,s[15],c15,c16); fadd f16(a[16],b[16]^sub,s[16],c16,c17); fadd f17(a[17],b[17]^sub,s[17],c17,c18); fadd f18(a[18],b[18]^sub,s[18],c18,c19); fadd f19(a[19],b[19]^sub,s[19],c19,c20); fadd f20(a[20],b[20]^sub,s[20],c20,c21); fadd f21(a[21],b[21]^sub,s[21],c21,c22); fadd f22(a[22],b[22]^sub,s[22],c22,c23); fadd f23(a[23],b[23]^sub,s[23],c23,c24); fadd f24(a[24],b[24]^sub,s[24],c24,c25); fadd f25(a[25],b[25]^sub,s[25],c25,c26); fadd f26(a[26],b[26]^sub,s[26],c26,c27); fadd f27(a[27],b[27]^sub,s[27],c27,c28); fadd f28(a[28],b[28]^sub,s[28],c28,c29); fadd f29(a[29],b[29]^sub,s[29],c29,c30); fadd f30(a[30],b[30]^sub,s[30],c30,c31); fadd f31(a[31],b[31]^sub,s[31],c31,c); assign n=s[31];assign v=c^c31;endmodulemodule mux21_32(f,a,b,s);output[31:0] f;input[31:0] a,b;input s;reg [31:0] f;always @(s or a or b)case(s)1'd0: f=a;1'd1: f=b;endcaseendmodulemodule ALU(op,a,b,s,n,v,c,z);input [1:0]op;input [31:0]a,b;output[31:0]s;output n,v,c,z;wire [31:0]d,e,f,s1;assign d=a&b;assign e=a|b;mux21_32 u0(f,d,e,op[0]); add u2(a,b,op[0],s1,c,v,n); mux21_32 u1(s,f,s1,op[1]); assign z=~(|s);endmodule。