时序逻辑电路设计
时序逻辑电路的设计方法
时序逻辑电路的设计方法时序逻辑电路是一类通过内部的记忆元件来实现存储功能的数字电路，它能够根据输入信号的时序变化来决定输出信号的状态。
常见的时序逻辑电路包括时钟发生器、时钟分配器、触发器、计数器等。
在设计时序逻辑电路时，需要考虑到电路的功能要求、时序要求、稳定性和可靠性。
本文将介绍时序逻辑电路的设计方法。
1.确定功能要求：首先需要明确时序逻辑电路的功能要求，即输入信号和输出信号之间的逻辑关系。
可以通过真值表、状态转换图、状态方程等方式进行描述。
根据功能要求，可以确定电路中需要使用到的逻辑门、触发器等元件。
2.确定时序要求：在时序逻辑电路中，输入信号的变化必须满足一定的时序要求，通常需要使用时钟信号来进行同步控制。
时钟信号是一个周期性的信号，控制电路在时钟的上升沿或下降沿进行状态的改变。
时序要求还包括时序逻辑电路在不同输入组合下的稳态和状态转换时的时间要求。
3.设计电路结构：根据功能要求和时序要求，可以确定时序逻辑电路的整体结构。
电路结构的设计包括将逻辑元件(例如逻辑门、触发器)按照特定的方式连接起来，以实现所需的功能。
常见的电路结构包括级联结构、并行结构、环形结构等。
4.选择逻辑元件：根据电路的功能和时序要求，选择合适的逻辑元件来实现电路的功能。
常见的逻辑元件包括与门、或门、非门、异或门等。
触发器是时序逻辑电路的核心元件，常用的触发器包括D触发器、JK触发器、T触发器等。
5.进行逻辑功能实现：将所选择的逻辑元件按照电路结构进行连接，并完成时序逻辑电路的逻辑功能实现。
这一步可以使用绘图工具进行电路图的绘制，也可以通过硬件描述语言(HDL)进行电路的逻辑设计。
6.时序优化：对设计的时序逻辑电路进行时序优化。
时序优化可以通过调整逻辑元件的连接方式、引入时序优化电路等方式来提高电路的性能和可靠性。
时序优化的目标是尽可能满足时序要求，减少信号传输延迟和功耗。
7.进行电路仿真和验证：对设计的时序逻辑电路进行仿真和验证。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
时序逻辑电路的基本设计步骤
时序逻辑电路的基本设计步骤时序逻辑电路的基本设计步骤时序逻辑电路是由组合逻辑电路和存储元件组成的电路，其输出信号不仅取决于输入信号，还取决于过去的输入信号和内部状态。
时序逻辑电路广泛应用于计算机、通信、控制等领域。
本文将介绍时序逻辑电路的基本设计步骤。
第一步：确定功能需求在设计时序逻辑电路之前，首先需要明确该电路的功能需求。
这包括输入信号、输出信号、状态转移条件等。
例如，设计一个简单的计数器，其输入为时钟脉冲，输出为计数值。
在明确了功能需求之后，就可以开始进行具体的设计工作。
第二步：绘制状态图状态图是描述时序逻辑电路状态转移关系的一种图形化表示方法。
它由节点和边组成，其中节点表示系统所处的每个状态，边表示从一个状态到另一个状态的转移条件及相应操作。
绘制状态图有助于清晰地描述系统状态转移关系，并为后续的设计工作提供指导。
第三步：确定存储元件类型存储元件是时序逻辑电路中用来存储内部状态信息的元件。
常见的存储元件包括触发器、计数器、移位寄存器等。
在确定存储元件类型时，需要考虑电路的性能要求、成本以及可靠性等因素。
第四步：设计状态转移表状态转移表是将状态图中的节点和边转换为逻辑表达式的一种方法。
它列出了每个状态下的输入和输出信号以及下一个状态。
通过设计状态转移表，可以清晰地描述系统的功能和状态转移关系，并为后续的逻辑设计提供依据。
第五步：设计逻辑电路在完成前面几个步骤之后，就可以开始进行逻辑电路的设计工作了。
根据功能需求和状态转移表，将存储元件和组合逻辑电路结合起来，构成完整的时序逻辑电路。
在设计过程中，需要注意电路稳定性、延迟时间、功耗等因素。
第六步：仿真与验证完成时序逻辑电路的设计后，需要进行仿真与验证工作。
通过仿真软件对电路进行模拟，验证其是否满足功能需求和性能指标。
如果存在问题，则需要对电路进行调试和优化。
总结时序逻辑电路是一种复杂的电路，在设计过程中需要考虑多方面因素。
通过明确功能需求、绘制状态图、确定存储元件类型、设计状态转移表、设计逻辑电路以及进行仿真与验证等步骤，可以有效地完成时序逻辑电路的设计工作。
时序逻辑电路设计原则
时序逻辑电路设计原则时序逻辑电路是数字电路的一种重要类型，广泛应用于计算机、通信、自动化等领域。
时序逻辑电路的设计质量直接影响着电路的可靠性和性能。
为了确保时序逻辑电路的正确性和高效性，设计时需要遵循一些基本原则。
一、时序逻辑电路概述时序逻辑电路是基于时钟信号进行运算和控制的电路，其输出信号的状态取决于输入信号和时钟脉冲的到达时间。
时序逻辑电路包括寄存器、触发器、计数器、时钟分频器等。
二、正确设计时序逻辑电路的原则1. 合理设置时钟信号：时序逻辑电路的运行是基于时钟信号的控制，时钟信号的频率和占空比需要合理设置。
频率过高会导致电路响应不及时，频率过低会导致电路性能下降。
2. 考虑时钟延迟：时钟信号在电路中传输需要一定的时间，这个过程称为时钟延迟。
在设计时需要考虑时钟延迟对电路性能的影响，合理控制时钟延迟的范围。
3. 确定最长延迟路径：在时序逻辑电路中，存在一条延迟最长的信号传输路径，称为最长延迟路径。
在设计时需要重点考虑最长延迟路径，以确保电路的时序正确。
4. 避免冒险现象：冒险是指在时序逻辑电路中出现不确定的状态转换现象，会导致电路输出结果不可靠。
在设计时需要采取合适的技术措施来避免冒险现象的发生。
5. 使用同步触发器：同步触发器能够根据时钟信号同步进行状态转换，减少电路中的不确定性。
在设计时应优先选择使用同步触发器。
6. 划分模块边界：为了提高电路的可维护性和可扩展性，设计时应合理划分模块边界。
每个模块负责特定的功能，使用接口进行通信，降低模块之间的耦合度。
7. 采用流水线技术：流水线是一种将复杂任务划分为多个子任务并行执行的技术。
在设计时可以采用流水线技术提高时序逻辑电路的运行速度。
8. 进行时序分析：在设计结束后，需要进行时序分析来验证设计的正确性。
通过时序分析可以检查电路运行时的时间序列，确定电路的性能和正确性。
三、时序逻辑电路设计实例以设计一个基本的时序逻辑电路为例，假设要设计一个计数器，能够实现从0到9的循环计数功能。
时序逻辑电路的设计与实现
时序逻辑电路的设计与实现时序逻辑电路是数字电路中的一种重要类型，它可以根据输入信号的变化和先后顺序，产生相应的输出信号。
本文将介绍时序逻辑电路的设计与实现，并探讨其中的关键步骤和技术。
一、概述时序逻辑电路是根据时钟信号的变化产生输出信号的电路，它可以存储信息并根据特定的时序条件进行信号转换。
常见的时序逻辑电路包括触发器、计数器、移位寄存器等。
二、时序逻辑电路的设计步骤1. 确定需求：首先需要明确所要设计的时序逻辑电路的功能和性能需求，例如输入信号的种类和范围、输出信号的逻辑关系等。
2. 逻辑设计：根据需求，进行逻辑设计，确定逻辑门电路的组合方式、逻辑关系等。
可以使用真值表、状态转换图、状态表等方法进行设计。
3. 时序设计：根据逻辑设计的结果，设计时序电路，确定触发器的类型和触发方式，确定时钟信号的频率和相位，以及信号的启动和停止条件等。
4. 电路设计：将逻辑电路和时序电路整合，并进行布线设计。
通过选择合适的器件和元器件，设计稳定可靠的电路。
5. 功能验证：对设计的时序逻辑电路进行仿真验证，确保电路的功能和性能符合设计要求。
三、时序逻辑电路的实现技术1. 触发器：触发器是时序逻辑电路的基本组成部分，常见的触发器有RS触发器、D触发器、T触发器等。
通过组合和串联不同类型的触发器，可以实现不同的功能。
2. 计数器：计数器是一种特殊的时序逻辑电路，用于计数和记录输入脉冲信号的次数。
常见的计数器有二进制计数器、十进制计数器等。
3. 移位寄存器：移位寄存器是一种能够将数据向左或向右移位的时序逻辑电路。
它可以在输入端输入一个位串，随着时钟信号的变化，将位串逐位地向左或向右移位，并将移出的位存储起来。
四、时序逻辑电路的应用领域时序逻辑电路广泛应用于数字系统中，例如计算机中的控制单元、存储器等。
它们在数据处理、信息传输、控制信号处理等方面发挥着重要作用。
总结：时序逻辑电路的设计与实现是一项复杂而重要的任务。
在设计过程中，需明确需求、进行逻辑设计和时序设计，并通过合适的触发器、计数器和移位寄存器等元件来实现功能。
时序逻辑电路的基本设计步骤
时序逻辑电路的基本设计步骤时序逻辑电路是数字电路的重要组成部分，它根据时钟信号的变化控制不同的输出状态。
时序逻辑电路的设计需要遵循一定的步骤，下面将介绍时序逻辑电路的基本设计步骤。
一、确定电路功能首先需要明确电路的功能，即输入和输出之间的关系。
这一步需要明确输入信号的种类和电路对输入信号的处理方式，以及输出信号的种类和电路对输出信号的生成方式。
二、建立状态转移图状态转移图是描述电路状态变化的图形化表示，它包括状态和状态之间的转移关系。
在建立状态转移图时，需要明确每个状态的含义和状态之间的转移关系，以便后续的电路设计。
三、建立状态表状态表是状态转移图的一种表格形式，它列出了所有可能的输入和输出组合以及对应的状态转移关系。
在建立状态表时，需要根据输入信号和状态转移图确定每个状态的输入、输出和转移条件。
四、设计电路逻辑方程在确定了状态表后，需要根据状态表设计电路的逻辑方程。
逻辑方程是根据输入信号、状态和输出信号之间的关系描述电路行为的数学表达式。
可以使用布尔代数等数学工具来设计电路的逻辑方程。
五、选择适当的电路元件根据电路的逻辑方程和输入输出的特性，需要选择适当的电路元件来实现电路功能。
常用的电路元件包括门电路、触发器、计数器等。
六、进行电路实现在选择了适当的电路元件后，需要进行电路实现。
电路实现可以使用数字集成电路或可编程逻辑器件等。
需要根据电路的逻辑方程和输入输出特性来进行电路的布线和连接。
七、进行电路测试在完成电路实现后，需要进行电路测试。
电路测试可以通过模拟测试或实际测试来进行。
在测试过程中需要检查输入输出是否符合电路设计要求，并对可能存在的故障进行排除。
八、进行电路优化在进行电路测试后，需要对电路进行优化。
电路优化可以通过简化逻辑方程、减少电路元件数量等方式来实现。
优化后的电路可以提高电路的性能和可靠性。
以上是时序逻辑电路的基本设计步骤。
在进行时序逻辑电路的设计时，需要按照以上步骤进行，以确保电路的正确性和可靠性。
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
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引言人类社会进步，各种仪器测试设备的以电子设备代替成为趋势，各类测试仪器都希望通过电子设备来实现。
电子设备在实现相应参数的测量时，具有简单容易操作，而且数据便于计算机处理等优点。
目前科技的飞速进展与集成电路的发展应用，有密不可分的关系。
十九世纪工业革命主要以机器节省人力，二十世纪的工业的革命则主要以电脑为人脑分劳。
而电脑的发展归于集成电路工业。
集成电路是将各种电路器件集成于半导体表面而形成的电路。
近年来集成电路几乎成为所有电子产品的心脏。
由于集成电路微小化的趋向，使电子产品得以“轻、薄、短、小”。
故集成电路工业又称微电子工业。
差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。
20世纪90年代以后，电子科学和技术取得了飞速的发展，其标志就是电子计算机的普及和大规模集成电路的广泛应用。
在这种情况下，传统的关于数字电路的内容也随之起了很大的变化，在数字电路领域EDA工具已经相当成熟，无论是电路内容结构设计还是电路系统设计，以前的手工设计都被计算机辅助设计或自动设计所取代。
通过长期的学习微电子专业理论知识，我们应该多动手实践把理论知识与实践相结合，加强对理论知识的把握。
本文是十进制同步计数器的设计，对十进制同步计数器的设计进行电路原理图设计以及仿真，版图设计，版图验证。
1 设计技术要求（1）项目名称：十进制同步计数器的设计（2）使用工艺：2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence)（3）供电电源：5V（4）输入要求：异步清除，CMOS电平（5）进行原理图设计，并完成电路的仿真（6）版图设计，完成LVS一致性检验，生成相应的GDSII文档2 设计构思及理论2.1 设计思路十进制同步计数器的设计可以细化成下列步骤：①建立最简原始状态图。
②确定触发器级数，进行状态编码。
③用状态装换卡诺图化简，求状态方程和输出方程。
④查自启动特性。
⑤确定触发类型，求驱动方程。
⑥画逻辑图。
时序逻辑电路的设计就是根据给出的具体逻辑问题，求出实现其功能的电路，所得到的结果应力求简单。
当选用小规模集成电器设计时，电路简单的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少。
而使用中、大规模集成电路时，电路简单的标准使用的集成电路数目、种类最少。
而且互相间的互连线也最少。
在进行原理图的设计时应该遵循组合逻辑电路的设计规律和方法，避免出现不必要的错误。
组合逻辑电路的设计过程，一般分为如下三步进行：1. 由逻辑问题抽象出真值表2. 由真值表写出逻辑表达式并通过卡诺图进行化简3. 由化简后的逻辑表达式设计出最后的组合逻辑电路图1时序逻辑电路设计过程2.2 设计构思的理论依据计数器是利用电子学的方法测出一定时间内输入的脉冲数目将结果以数字显示。
计数器的种类也非常繁多，根据计数器中触发器时钟端的连接方式，分为同步计数器和异步计数器；根据计数器方式分为二进制计数器、十进制计数器和任意进制计数器，根据计数器的状态变化规律分为加法计数器、减法计数器和加/减计数器。
十进制同步计数器计数从0～9，当输出为9时，在下一个脉冲作用下，进位输出为1，如果预置ABCD 大于二进制数1001，在几个CLK 作用下也能回到计数状态，即同步十进制计数器具有自启动功能。
十进制同步计数器输入输出端口及功能：时钟CLK ，当CLK 的上升沿到来时，计数器加一；清零端CLRN 即复位端，当CLRN 为0时，输出A Q 、B Q 、C Q 及D Q 置0；预置控制端口LND ，当LND 为0时，计数器输出值等于预置输入值，当LND 为1时，计数器计数从预置数开始；预置输入A 、B 、C 及D ，即实现任意进制的必要输入；计数保持输入ENT 及ENP ，当二者有一个为零时，停止计数，保持计数值；计数器输出A Q 、B Q 、C Q 及D Q ；进位端CO R ，当计数值到达9时进位输出为一，否则为0。
十进制同步桂林电子科技大学课程设计论文第3页共16页计数器功能表如下表所示:表1 十进制同步计数功能表3 十进制同步计数器的原理图设计及仿真分析3.1 电路原理图设计思路及功能分析组合逻辑电路设计就是在给定逻辑功能及要求的条件下，通过多方面的设计方法，得到满足功能要求，而且是最简单的逻辑电路。
具体设计的步骤：1.逻辑抽象，就是对设计对象的输出与输入信号之间的因果关系，用逻辑函数的表示方法表示出来，其中真值表是表示逻辑函数的常用方法。
2.写逻辑函数表达式，即根据真值表按最小项或最大项规则写出设计电路的标准表达式。
3.函数化简，通过公式法和卡诺图法化简得最简逻辑表达式。
4.表达式转换，把简化后的逻辑表达式转换为满足设计要求的形式，例如化简为只用非门，或非门，与非门等基本逻辑门的形式以满足设计要求。
本次设计根据给定的条件实现十进制同步计数器计数的功能，必需要用到八个D触发器。
在设计好的十进制同步计数器计数正常输出端接一个反相器，就可以实现互补输出。
设计好基本电路原理后，先进行电路原理图（图3）仿真，看得到输出结果是否分析一致。
因为是组合逻辑电路的设计，因此在设计时要考虑到组合逻辑电路设计中经常会出现的问题，例如竞争和冒险现象。
组合逻辑电路的冒险是过渡性冒险，从冒险的波形上，可分为静态冒险和动态冒险。
输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出信号产生了毛刺，这种冒险是静态冒险。
若输出的稳态值为0，出现了正的尖脉冲毛刺，称为静态0险象。
若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。
输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态险象（冒险）。
避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者采用取样的办法。
根据以上规则，最终可以得出电路设计原理图如下:图2十进制同步计数器原理图3.2 电路原理图设计做完MAXPLUSⅡ的仿真得到输出结果满足设计要求后，用TANNER软件编辑电路原理图如附图1所示。
S—Edit提供使用者阶层性的设计环境，最高层的文件是设计文件，所有的模块电路，各个电路的符号、单元，甚至属性都可以包括在一个设计文件内。
可以自己建立自己所拥有的单元库，然后再以参考单元库的方式将所要的单元包括进来。
S-Edit的文件名称为*．sdb，一个SDB文件包括设计的信息与设定的信息，可以同时打开好几个设计文件，但是在同一个时间只可以看其中的一个设计文件。
在设计文件数据库中的每个桂林电子科技大学课程设计论文第5页共16页设计都是个模块，它可以是个基本单元，如晶体管；可以是个逻辑单元，如反相器；可以是个功能区块，如算数逻辑运算单元；也可以是我们的目标系统。
在设计文件数据库中不必包含我们所有设计上会使用到的模块，当然必须要有包含这些模块的一个(或多个)文件，当成我们设计时的单元库。
该设计文件中包含三个模块，每个模块的构成包括电路符号与电路本身，当所设计的模块是最基本的单元，如电阻晶体管等，它是不需要有电路部分的，该模块用符号来表示该单元。
如果我们所设计的模块希望能被其他模块电路调用使用，在设计完电路后面还要设计输入输出端口相对应的电路符号，这样才能被正常使用。
当设计的模块太大，要一次将所有的设计显示在窗口中会显得不适用，并且在处理上会使速度变慢，这时就要通过Tanner Tools Pro提供的页面功能。
I．模块(Module)模块是S-Edit设计文件中的主要单元，它可以是所设计的一个功能单元，如晶体管、基本逻辑门、功能区块、放大器电路，甚至是你的全部系统。
模块包含以下两种基本单元：Primitivbes 利用绘图工具所绘制的几何对象；instances 使用设计文件中的其他模块。
II．页面(Page)页面功能提供使用者将设计的电路分成数个区块，以便窗口的显示。
当你的模块设计太大或太复杂时，要一次将所有的电路显示在窗口中时，会显得不容易观看，而且在处理的速度上会变慢，这时就需要考虑将设计分散到不同的页面中，让窗口一次只显示适当大小的电路，方便设计的进行与处理。
Tanner Tools Pro就提供了页面的功能，方便使用者处理页面间电路的连接问题。
Tanner Tools pro内定的页面命名是从Page 0依次往上递增，使用者可以通过Page->Rename来更改页面名称。
当使用者要建立另一个新的页面时，使用Page->New 命令会打开新页面的对话窗口，这时你可以使用内定名称，也可以输入你要的名称。
当模块的设计有好几个页面时，可以通过Page->Open来打开该模块中的某个页面。
III.显示模式S-Edjt有两种显示模式，电路图模式和符号图模式。
当创建一个基本元件(如晶体管)或较大的功能单元(如反向器)的例化体时，我们用符号来代表在较大的模块中的较小的元件或单元。
要创建或修改符号，须在符号图模式下工作。
在建立模块的连接时，要在电路图模式下工作。
电路图表示基本元件(如晶体管)与较大的功能单元(如反向器或门)的连接关系。
要创建或观看线路图，须在电路图模式下工作。
用view->Symbol Mode命令和View->Schematic Mode命令来实现在两种显示模式问转换。
也可以用问号键(?)来实现这种转换IV 符号图模式符号由几何体，端口，与属性组成。
要创建一个符号，Modul->new命令)，并进入符号图模式。
用注释工具条中的Box·(长方形)，Polygon(多边形) 以及Comment(注解)等工具创建模块的图形表示。
先创建一个新的模块(用Line(线段)，Circle(圆)，用电路图工具条上的端口工具放置端口，作为模块与其它设计对象的连接点。
属性工具用来规定模块在输出网表中的描述。
模块的属性可以表征像长度，宽度，以及周长之类的物理参数：也可以描述如器件类型和注解之类的非物理量；还可以用来指定元件在S 贝CE ，NetTIgn ，或TPR 等网表中输出字符串的精确形式，以及注释模块在网表输出是否处在等级结构的最低级别。
V 电路图模式电路图定义模块中的原始体和较低级别模块的连接。
电路图表示较小的单元或基本元件(如晶体管)怎样连成较高级别的单元(如反向器)。
电路图由五种基本元件组成：以符号形式出现的模块例化体。
模块例化体有管脚。
管脚是用来与其它对象连接的连接点。
连线：连线用来完成模块间的连接。
端口：端口表示电路图对外的输入和输出。
在电路图中的端口必须与该端口在符号图中的名称和类型相对应。
端口还起注释电路图中节点的作用。
注释对象，包括boxes(长方形)，circles(圆)，polygons(多边形)，1ines(线段)，以及comments(注解)。
注释对象用来说明电路图。