第三章 内部存储器
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第3章内存储器详解
第三章内存储器教学提示：本章主要介绍了内存的概念和发展，了解内存的性能指标和结构，学会识别区分各种内存，掌握内存条的选购和测试。
教学目标：A级：（基本要求）1. 了解内存的基本知识和性能指标。
2. 掌握内存的安装和基本设置。
B级：（较高要求）1. 了解识别内存条的基本方法。
2. 掌握条据需要选购内存条的方法。
3. 对内存进行测试和维护。
历史回顾：计算机内存的诞生。
世界上第一台数字计算机可以追溯到上个世纪30 年代宋到40 年代初，约翰阿塔纳索夫和他的学生贝瑞在美国艾奥瓦州立大学组装出了世界上第一台数字计算机。
该计算机具备了许多现代计算机的设计思想．包括使用二进制数字、可再生存储器、并行计算以及将计算单元和存储单元分离开来等。
约翰阿塔纳索夫计算机的存储系统使用的是一个大的磁鼓，这也是计算机内存储器的雏形。
图3-1 早期的计算机的存储系统使用的是一个大的磁鼓内存储器（内存）是微型计算机主机的组成部分，用来存放当前正在使用的或随时要使用的程序。
在计算机的存储系统中内存储器直接决定CPU的工作效率，它是CPU与其它部件进行数据传输的纽带。
内存储器是计算机中仅次于CPU的重要部件，内存的容量及性能是影响计算机性能主要因素之一。
因此配置和维护计算机就要了解和掌握内存储器的基本知识。
知识补充：内部存储器按存储信息的功能可分为只读存储器（ROM ）、可改写的只读存储器EPROM和随机存储器RAM三大类。
存放在RAM上的数据既可以快速写入，也能快速读出。
“中转仓库”一般就是用RAM来搭建的。
因此，如果不是特别说明，内存一般指的就是RAM。
3.1 基础知识：认识内存储器内存储器有很多种类，通常所说的内存就是指内存条，下面就逐步介绍内存条。
3.1.1 认识内存条1．内存的工作原理当CPU 在工作时，需要从硬盘等外部存储器上读取数据，但由于硬盘这个“仓库”太大，加上离CPU 也很“远”，运输“原料”数据的速度就比较慢，会使CPU 的生产效率降低。
白中英计算机组成原理第三章答案
主存16MB
Cache块号需要14位
主存地址为24位 主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次， 已知cache存储周期为40ns，主存存储周期为240ns， 求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章 内部存储器
1、设有一个具有20位地址和32位字长 的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
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存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大 小传送数据，请确定直接映射方式的有关参数，并 画出主存地址格式。
ch3内部存储器
3.2 典型的内存储器 构成主存储器的存储介质，目前主要采用半导 体器件。 TTL, Transistor-transistor logic 半导体存储器又可分为两类：一类是双极型 ECL, Emitter couple logic （bipolar TTL 和发射极耦合电 mos, ）半导体存储器 Metal oxide semiconductor 路存储器 TTL存储芯 NMOS,ECL，其优点是速度快（ Negative mos 片速度可达十几纳秒， ECL芯片速度低于10纳 PMOS, Positive mos 秒），电路驱动能力强；缺点是集成度低，功 CMOS 耗大，价格高。 Complementary mos 另 一 类 是 场 效 应 晶 体 管 (metal–oxide － semiconductor 金属氧化物半导体 mos) 存储 器，其中又可分为 NMOS,PMOS,CMOS 等。 MOS管的优点是集成度可以达到很高 ,功耗小, 价格低，但速度相对较低（NMOS存储芯片约 为几十纳秒）,所以主要用于大容量存储器。
3.2 典型的内存储器
要求存储介质必须具备以下三个条 件： 1．有两种稳定且分开的状态； 2 ．在外部信号激励下，两种状态可 以进行无限次相互转换（即可写）； 3 ．在外部状态激励下，可以读出两 种状态（即可读）。 半导体存储器满足以上条件。
3.2.1 存储器的分类 存储器的分类方法很多，可以按照存储介质、与 CPU的关系、存取特性等几个方面进行分类。 按照存储介质可以分为： 1．半导体存储器 种类很多,从制造工艺上可分为 双极型和场效应MOS型。 2．磁介质存储器 如磁盘（软盘、硬盘）、磁卡、 磁鼓等，这类存储器大多以非磁性金属或塑料等 作为载体，表面覆盖一层均匀的极薄的高导磁性 材料，因此而得名。 3．光存储器 如目前广泛应用的光盘，此类存储器 以圆形玻璃或塑料盘片覆以适于光存储的介质构 成。目前几乎所有光存储器均以半导体激光器作 为访问光存储器的手段，所以也叫激光存储器。
第三章存储器教材ppt课件
第三章 内部存储器
3.1 存储器概述
存储器是计算机系统中的记忆设备，用 来存放程序和数据，在计算机中具有十分重 要的地位。
存储器中最小的存储单位就是一个双稳 态半导体电路或一个CMOS晶体管或磁性材 料的存储元，它可存储一个二进制代码。由 若干个存储元组成一个存储单元，然后再由 许多存储单元组成一个存储器。
信息通路：CPU—Cache—主存
CPU—主存 主存—辅存层次：采用软、硬结合
的方法实现信息 交换。
信息通路：CPU—主存—辅存
• 存储层次的性能参数（主存—辅存层次） 主存(M1)：容量S1，位价格C1，存取时间TA1。 辅存(M2)：容量S2，位价格C2，存取时间TA2。 1 存储层次的平均位价格
2 系统的平均访问时间
ta = htm+（1 - h）tS= 0.97×50 +(1 - 0.97)×200=54.5ns
3 访问效率
e = tm / ta = 50 / 54.5 = 91.7%
3.2 主存储器（SRAM存储器）
一般由RAM和ROM组成，其中RAM占主导地位。 主存储器通过地址总线、 数据总线、控制总线与 CPU 或其它部件相连。
C =（C1S1 + C2S2）/（ S1 + S2）
2 命中率：指所需信息可在M1中找到的概率。 H = N1 /（ N1 + N2），失效率 F = 1- H
N1为访问M1的次数， N2为访问M2的次数。
3 存储层次的平均存取时间
TA = H* TA1 +（1 – H）* TA2 ， TA2 = TB + TA1
R/W 0.5us
R/W REF R/W 0.5us 0.5us
3.1 存储器概述
存储器是计算机系统中的记忆设备，用 来存放程序和数据，在计算机中具有十分重 要的地位。
存储器中最小的存储单位就是一个双稳 态半导体电路或一个CMOS晶体管或磁性材 料的存储元，它可存储一个二进制代码。由 若干个存储元组成一个存储单元，然后再由 许多存储单元组成一个存储器。
信息通路：CPU—Cache—主存
CPU—主存 主存—辅存层次：采用软、硬结合
的方法实现信息 交换。
信息通路：CPU—主存—辅存
• 存储层次的性能参数（主存—辅存层次） 主存(M1)：容量S1，位价格C1，存取时间TA1。 辅存(M2)：容量S2，位价格C2，存取时间TA2。 1 存储层次的平均位价格
2 系统的平均访问时间
ta = htm+（1 - h）tS= 0.97×50 +(1 - 0.97)×200=54.5ns
3 访问效率
e = tm / ta = 50 / 54.5 = 91.7%
3.2 主存储器（SRAM存储器）
一般由RAM和ROM组成，其中RAM占主导地位。 主存储器通过地址总线、 数据总线、控制总线与 CPU 或其它部件相连。
C =（C1S1 + C2S2）/（ S1 + S2）
2 命中率：指所需信息可在M1中找到的概率。 H = N1 /（ N1 + N2），失效率 F = 1- H
N1为访问M1的次数， N2为访问M2的次数。
3 存储层次的平均存取时间
TA = H* TA1 +（1 – H）* TA2 ， TA2 = TB + TA1
R/W 0.5us
R/W REF R/W 0.5us 0.5us
白中英计算机组成原理第3章内部存储器
字扩展
总结词
字扩展是通过增加存储器芯片的数量来扩展存储容量的方法。
详细描述
字扩展是指通过增加存储器芯片的数量来扩展存储容量的方法。例如，将两个8 位存储器芯片组合成一个16位存储器，存储容量将增加一倍。
字位扩展
总结词
字位扩展是通过同时增加存储器的字 和位数来扩展存储容量的方法。
详细描述
字位扩展是指同时增加存储器的字和位 数来扩展存储容量的方法。例如，将两 个8位16字存储器芯片组合成一个16位 32字存储器，存储容量将增加一倍。
DRAM的特点和工作原理
集成度高
由于每个存储单元只有一 个电容和一个晶体管， DRAM的集成度较高。
功耗低
DRAM的功耗较低，因 为不需要像SRAM那样 不断刷新存储单元。
速度较慢
由于电容需要充电和放 电，DRAM的读写速度
较慢。
价格低
由于制造成本较低， DRAM的价格较低。
高速缓冲存储器（Cache）
主存通过地址总线、数据总线 和控制总线与CPU和其他设备 进行通信。
辅助存储器（硬盘、光盘等）
辅助存储器的容量较大，但访问速度较慢。
辅助存储器通常用于存储操作系统、应用程序、用户 数据等，当计算机关闭时，数据仍然保留在辅助存储
器中。
辅助存储器是计算机中用于长期存储数据的设 备，如硬盘、光盘、磁带等。
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存储器的层次结构
高速缓存（Cache）
高速缓存是一种特殊类型的存 储器，用于存储CPU经常访问
的数据和指令。
高速缓存通常由静态随机存取存 储器（SRAM）构成，具有高速 访问速度，通常位于CPU内部或
与CPU紧密相邻。
高速缓存分为一级缓存（L1 Cache）、二级缓存（L2 Cache） 等，各级缓存容量和访问速度不 同。
第三章内部存储器3
主存 块号
块号
0 1 2 3 4 5 6 7
Cache
第0组 第1组 第2组 第3组
k= i mod （G） Cache的组数
主存块地址i：
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
k
g位
全相联和直接 映射的折中
G=2g
块内偏移量
29
30
31
3. 组相联映射方式
相联存储器的基本原理是把存储单元所存内容的某一 部分作为检索项(即关键字项)，去检索该存储器，并 将存储器中与该检索项符合的存储单元内容进行读出 或写入。
4
存放在存储器中的一张表格 物理地址 学号 姓名 出生年月 成绩
n
011
张明
1980.1.1 80
n+1
032
周进
1981.2.2 81
n+2
基于写回法并结合全写法的写策略，写命中与写未命中 的处理方法与写回法基本相同，只是第一次写命中时要 同时写入主存。这样使其它使用该块数据的能即时进行 标识或作废处理，以便于维护系统全部cache的一致性 。
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本章小结
对存储器的要求是容量大、速度快、成本低。 为了解决了这三方面的矛盾，计算机采用多级 存储体系结构，即cache、主存和外存。CPU 能直接方问内存(cache、主存），但不能直接 访问外存。
cache/主存系统的平均访问时间ta为：
ta=htc+(1-h)tm
（3.6）
追求的目标是：以较小的硬件代价使cache/主 存系统的平均访问时间ta越接近tc越好。
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3. Cache的命中率
设r=tm/tc表示主存慢于cache的倍率，e表示访问效 率，则有:
第3章内部存储器
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主存储器的其他性能指标
存储器的价格：用每位的价格来衡量。 设存储器容量为S，总价格为C，则位价为C/S(分/位)。 它不仅包含了存储元件的价格，还包括为该存储器操 作服务的外围电路的价格。
可靠性：指存储器正常工作（正确存取）的性能。 功耗：存储器工作的耗电量。 存储容量、速度和价格的关系：
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主存和CPU的联系
MDR
CPU MAR
数据总线
读 写 地址总线
主存
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3.2.1 基本的静态存储元阵列
基本存储元
6个MOS管形成一位存储元；
64×4位的SRAM结构图
存储体排列成存储元阵列，不一定以存储单元形式组织；
SRAM芯片封装后，都有3种信号线与外部打交道
读、写周期波形图精确地反映了SRAM工作的时间关系。 掌握周期波形图的关键在于理解地址线、控制线和数据线三组
信号何时有效。 读周期中，地址线先有效，以便进行地址译码选中存储单元，
然后是片选信号以便选中哪个芯片。 写周期同读周期。
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3.2.3 读、写周期波形图
存储器读/写的原则 读/写信号要在地址和片选均起作用，并经过一段时间 后有效； 读写信号有效期间不允许地址、数据发生变化； 地址、数据要维持整个周期内有效；
从主存向cache中调入相应内容， cache 中的内容是主 存中的copy。
以上过程均由操作系统管理。
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3.1.3 主存储器的主要技术指标
存储容量 存取时间(访问时间) 存取周期 存储器带宽
计算机原理第三章存储器
解：（1）需要26根地址线。
（2）有24根地址线
（3）共用8片。
（4）连线图如下图所示。
〔例６〕半导体存储器容量为7K×8位，其中固化区为4k×8 位，可选用 EPROM芯片：2K×8/片。随机读/写区为3K×8， 可选SRAM芯片：2K×4/片和1K×4/片。地址总线为A15~A0，
为“０”。
★ 注意：读出 “１” 信息后，电容Ｃｓ上无电荷，不能再 维持“１”，这种现象称为“破坏性读出”，须进行“恢复”操 作。
（３） 保持，字选线为“０”，Ｔ截止，电容Ｃｓ无放电 回路，其电荷可暂存数毫秒，即维持“１”数毫秒；无电荷 则保持“０”状态。
★ 注意：保持“１”信息时，电容Ｃｓ也要漏电，导致Ｃｓ上 无电荷，须定时“刷新”。
写1：数据线I/O=1、 I / O =0，使位线D=1、 D =0；
推出T1截止，T2导通使Q=1、 Q =0，写入“1”。
（2）读出
行选线xi，列选线yj加高电平，使T5 、T6导通和V1 、V2导通。
如果原存信息Q=0，则T1导通，从位线D将通过T5、T1到地 形成放电回路，有电流经D流入T1，使I/O线上有电流流过，经放 大为“0”信号，表明原存信息为“0”。而此时因T2截止，所以D 上无电流。
〔例〕32位地址线的计算机： 232＝220×210×22＝4千兆＝4G 但现在实际配的主存假设为512兆，
即 512兆＝220×29
所以，32 位地址线寻址的是逻辑地址， 29位地址线寻址的是物理地址。
3.1.3 存储器的分类
一、根据存储介质来分
1. 半导体存储器：
静态存储器 动态存储器
2. 磁表面存储器：磁盘、磁带等。（磁性材料）
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3.2 SRAM存储器
读与写的互锁逻辑 CS是片选信号（低电平有效） OE为读出使能信号 当WE=1时（高电平），存储器进行读 操作。 WE=0时进行写操作 注意，门G1和G2是 互锁的，一个开启时 另一个必定关闭，这 样保证了读时不写， 写时不读。
三、存储器的读写周期 读周期 读出时间tAQ 读周期时间tRC
3.1存储器概述
二、存储器分级结构 1、目前存储器的特点是： •速度快的存储器价格贵，容量小 •价格低的存储器速度慢，容量大
在计算机存储器体系结构设计时， 在存储器容量，速度和价格方面的因 素作折中考虑，建立了分层次的存储 器体系结构如下图所示。
3.1.2 存储器分级结构
2、分级结构 高速缓冲存储器简称 cache，它是一个高 速小容量半导体存储器。
3.3 DRAM存储器
二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器 的逻辑结构。 图3.7(a)为1M×4位DRAM芯片的管脚图，其 中有两个电源脚、两个地线脚，为了对称，还有一 个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同 的是：
（1）增加了行地址锁存器和列地址锁存器。 由于DRAM存储器容量很大，地址线宽度相应 要增加，这势必增加芯片地址线的管脚数目。 为避免这种情况，采取的办法是分时传送地址 码。
用32M×32位的存储器芯片构成256M×64 位的存储体，计算需多少块芯片，画出组织 结构图，并在图上标明相应连线及数量。 • 解：所需芯片总数为（256M×64位）÷ （32M×32位）=8×2=16（片） • 因此存储器可分为8个模块，每个模块容量 32M×64位，每个模块由2片32M×32位的存 储器芯片构成。共需地址线28条，其中A0A24用于模块内寻址，A25-A27通过3:8译码 器进行各模块的选择。
WE
D5 D7
D4
D3
D6
3.3 DRAM存储器
2、字存储容量扩展 (字扩展)
给定的芯片存储容量较小（字数少）， 不满足设计要求的总存储容量，此时需 要用多片给定芯片来扩展字数。三组信 号组中给定芯片的地址总线和数据总线 公用，控制总线中R/W公用，使能端 EN不能公用，它由地址总线的高位段 译码来决定片选信号。所需芯片数仍由 （d=设计要求的存储器容量/选择芯片 存储器容量）决定。
写周期 写周期时间tWC 写时间tWD
存取周期 读周期时间tRC =写时间tWD
P70例1：图3.5(a)是SRAM的写入时序图。其中 R/W是读/写命令控制线，当R/W线为低电平时， 存储器按给定地址把数据线上的数据写入存储 器。请指出图3.5(a)写入时序中的错误，并画出 正确的写入时序图。
DRAM芯片的管脚和逻辑结构
DRAM的读/写
三、读/写周期
读周期、写周期的定义是从行选通 信号RAS下降沿开始，到下一个 RAS信号的下降沿为止的时间，也 就是连续两个读周期的时间间隔。 通常为控制方便，读周期和写周期 时间相等。
DRAM读/写周期时序
DRAM的刷新
四、刷新周期 刷新周期：DRAM存储位元是基于 电容器上的电荷量存储，这个电荷 量随着时间和温度而减少，因此必 须定期地刷新，以保持它们原来记 忆的正确信息。 刷新操作有两种刷新方式：
计算机组成原理
第三章 内部存储器
王健 2010-6-3
学习重点 存储器的分类 SRAM、DRAM存储器原理和区别 存储器容量的扩充方法 只读存储器的分类和各自擦写方式 闪速存储器的特点 Cache存储器基本原理 主存与Cache的地址映射
第三章 内部存储器
3.1 存储器概述 3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 补充：相联存储器 3.6 Cache存储器
主存储器简称主存，用 来存放计算机运行期间 的大量程序和数据。
外存储器简称外存，它 是大容量辅助存储器。
3.1.2 存储器分级结构
分层存储器系统之间的连接关系
3.1.3主存储器的技术指标
字存储单元：存放一个机器字的存储单元， 相应的单元地址叫字地址。 字节存储单元：存放一个字节的单元，相 应的地址称为字节地址。 存储容量：指一个存储器中可以容纳的存 储单元总数。 存取时间：又称存储器访问时间：指一次 读操作命令发出到该操作完成，将数据读 出到数据总线上所经历的时间。通常取写 操作时间等于读操作时间，故称为存储器 存取时间。
存储周期：指连续启动两次读操作 所需间隔的最小时间。通常，存储周 期略大于存取时间，其时间单位为 ns。 存储器带宽：单位时间里存储器所 存取的信息量，通常以位/秒或字节/ 秒做度量单位。
课外阅读：时间单位
毫秒ms（千分之一秒） 典型照相机的最短曝光时间为一毫秒。一只家蝇每三毫秒扇 一次翅膀；蜜蜂则每五毫秒扇一次。由于月亮绕地球的轨道 逐渐变宽，它绕一圈所需的时间每年长两毫秒。 微秒μs （百万分之一秒） 光在这个时间里可以传播300米，大约是3个足球场的长度， 但是海平面上的声波只能传播1/3毫米。高速的商业频闪仪 闪烁一次大约持续1微秒。一筒炸药在它的引信烧完之后大 约24微秒开始爆炸。 纳秒ns（十亿分之一秒） 光在真空中一纳秒仅传播30厘米（不足一个步长）。个人 电脑的微处理器执行一道指令（如将两数相加）约需2至4 纳秒。另一种罕见的亚原子粒子K介子的存在时间为12纳 秒。 皮秒ps（十亿分之一秒的千分之一） 最快晶体管的运行以皮秒计。一种高能加速器产生的罕见亚 原子粒子b夸克在衰变之前可存在1皮秒。室温下水分子间 氢键的平均存在时间是3皮秒。
3.2 SRAM存储器
二、基本的SRAM逻辑结构 SRAM芯大多采用双译码方式，以 便组织更大的存储容量。 采用二级译码：将地址分成x向、y 向两部分如图所示。
存储体（256×128×8） 通常把各个字的同一个字的同一 位集成在一个芯片（32K×1）中， 32K位排成256×128的矩阵。8 个片子就可以构成32KB。 地址译码器 采用双译码的方式（减少选择线 的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线
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3.2 SRAM存储器Fra bibliotek主存（内部存储器）是半导体存储器。 根据信息存储的机理不同可以分为两 类： 静态读写存储器(SRAM)：存取速 度快，存储容量不如DRAM大。 动态读写存储器(DRAM)：
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储位元【下页图】 2、三组信号线 地址线(图中为单译码，仅有行线) 数据线(4根) 控制线(控制读写)
[例2] 利用1M×4位的SRAM芯片，设 计一个存储容量为1M×8位的SRAM存 储器。 解：位扩展所需芯片数量 (1M×8)/(1M×4) = 2(片)
存储器的容量扩展
位扩展：进行位数的扩充（加大字长） 连接方式：将多片存储芯片的地址、片选、 读写控制端并联，数据端单独引出。
例：16K*1 位芯片扩展 为16K*8位 的存储器
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3.3 DRAM存储器
一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个 触发器，它具有两个稳定的状态。而 DRAM存储器的存储位元是由一个 MOS晶体管和电容器组成的记忆电 路，如图3.6所示。
MOS晶体管:金属氧化物半导体晶体管, 或金属氧化物半导体场效应管(MOSFET)
3.3 DRAM存储器
3、存储器模块条 存储器通常以插槽用模块条形式供应市 场。这种模块条常称为内存条，它们是 在一个条状形的小印制电路板上，用一 定数量的存储器芯片，组成一个存储容 量固定的存储模块。如图所示。
内存条有30脚、72脚、100脚、144 脚、168脚等多种形式。 30脚内存条设计成8位数据线，存 储容量从256KB～32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据 总线又用于64位数据总线，存储容 量从4MB～512MB。
[例3]利用1M×8位的DRAM芯片设计 2M×8位的DRAM存储器 解：字扩展所需芯片数 (2M×8)/(1M×8) = 2(片)
【例】使用一种16K×8位的存储器芯片构成64K×8 位的主存储器
3.字位同时扩展 字位同时扩展是从存储芯片的位数和容量 两个方面进行扩展。在构成一个存储系统时， 如果存储器芯片的字长和容量均不符合存储器 系统的要求，此时需要用多个芯片同时进行位 扩展和字扩展，以满足系统的要求。进行字位 扩展时，通常是先做位扩展，按存储器字长要 求构成芯片组，再对这样的芯片组进行字扩展， 使总的存储容量满足要求。
飞秒fs（十亿分之一秒的百万分之一） 一个分子里的一个原子完成一次典型振动需要10到100飞 秒。完成快速化学反应通常需要数百飞秒。光与视网膜上色 素的相互作用（产生视觉的过程）约需200飞秒。 渺秒（十亿分之一秒的十亿分之一） 科学家是用渺秒来对瞬时事件进行计时的。 研究人员已经用稳定的高速激光产生了仅持续250渺秒的光 脉冲。尽管这一时间间隔短得无法想像，但是和普朗克常数 相比还是很长的。普朗克常数大约为10-43秒，被认为是可 能持续的最短时间。
若地址总线宽度为10位，先传送地址码 A0～A9，由行选通信号RAS打入到行地址 锁存器；然后传送地址码A10～A19，由列 选通信号CRS打入到列地址锁存器。芯片内 部两部分合起来，地址线宽度达20位，存储 容量为1M×4位。 （2）增加了刷新计数器和相应的控制电 路。DRAM读出后必须刷新，而未读写的存 储元也要定期刷新，而且要按行刷新，所以刷 新计数器的长度等于行地址锁存器。刷新操作 与读/写操作是交替进行的，所以通过2选1多 路开关来提供刷新行地址或正常读/写的行地 址。
A0 CS WE A0 CS A13 WE I/O A13 I/O
存储器的容量扩展
位扩展：进行位数的扩充（加大字长） 连接方式：将多片存储芯片的地址、片选、 CS 读写控制端并联，数据端单独引出。