存储系统

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7.2.4 多层次Cache存储器 1.指令Cache和数据Cache 开始实现Cache时，是将指令和数据存放在同一Cache 中的。后来随着计算机技术的发展和处理速度的加快, 存取数据的操作经常会与取指令的操作发生冲突，从而 延迟了指令的读取。发展的趋势是将指令Cache和数据 Cache分开而成为两个相互独立的Cache。 2. 多层次Cache结构 当芯片集成度提高后，可以将更多的电路集成在一个 微处理器芯片中于是近年来新设计的快速微处理芯片都 将Cache集成在片内，片内cache的读取速度要比片外 Cache快得多。 Pentium微处理器的片内包含有8KB数 据 Cache和 8KB指令Cache。Cache行的长度为32B，采 取两路组相联组织。
m=t+c 标记 标记
主存储器 cache 存储器
字块 0 字块 1
…
字块 0 字块 1
…
字块 i
c
标记
字块 2 -1
…
字块 2m-1
主存地址 主存字 字块内 地址 块标记 b位
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m = t +c 位
例如某机主存为1MB,划分2048页，每页512B，;Cache 为8KB, 划分16页，每页1KB。 11位 Cache 主存 主存地址 标记 0页 11位 9位 0页 标记 1页 . . . . . . 标记 15页 1页
…
块标记 字块地址 地址 t位 c位 m位 b位
命中
不命中
字块 92m-1
例如某机主存为1MB,划分2048页，每页512B，共分 0~127组，每组16页;Cache为8KB,划分16页，每页1KB 7位 Cache 主存 主存地址 0页 标记 0页 0组 7位 4位 9位 标记 1页 . . . . . . 标记 15页
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7.2 高速缓冲存储器
组成: 小容量的SRAM和高速缓存控制器组成。 功能:将CPU当前快要用到的部分数据块由主存复制到 容量小、速度快的SRAM中,由SRAM向CPU直接提供 它所需要的数据。 Cache存储器介于 CPU和主存之间，它的工作速度数倍 于主存，全部功能由硬件实现。由于转换速度快，软件 人员丝毫未感到Cache的存在，这种特性称为Cache的 透明性。Cache内部是用同主存内部同样大小的块组成 ，故由于Cache存储容量小，所以块的数目少。 在Cache中，每一块外加有一个标记，指明它是主存 的哪一块的副本，所以该标记的内容相当于主存中块的 5 编号。块内字节数与主存相同(如图7.2)。
*假设 cache 字块地址 字段内容为 00…01
t位 0 标记 标记
主存储器 cache 存储器
字块 0 字块 1
…
字块 0 字块 1
…
*
1
比较器(t 位) = ≠ 2 -1
c
字块 2 -1
字块 2c 字块 2c+1
有效位=1？
主存 地址
主存字 cache
字块内
字块 2c+1-1 字块 2c+1
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(1)直接映像 在直接映像方式中，主存和Cache中字块的对应关系, 如图 7. 3所示。直接映像函数可定义为： j= i mod 2c 其中j是Cache的字块号，i是主存的字块号，主存中 有2m个块,字块大小为2b字，Cache中有同样大小的2c个 块 。在这种映像方式中主存的第0块，第2c块，第2c+1块 ，… ，只能映像到cache的第0块，而主存的第1块，第 2c＋1块第2c+1十1块，… ,只能映像到 Cache，的第 1块 。 直接映像的优点是实现简单，只需利用主存地址按 某些字段直接判断，即可确定所需字块是否已在 Cache 存储器中、如图 7. 3。 直接映像方式的缺点是不够灵活，即主存的2t个字块只 能对应唯一的Cache存储器字块,因此,即使Cache存储器 8 别的许多地址空着也不能占用。这使得cache存储空间
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主存储器 组 0 1 cache (r = 1)
标记 字块 0 标记 字块 1 标记 字块 0 标记 字块 1
… … … …
字块 0 字块 1
…
字块 2c-r-1 2c-r-1 标记 字块 0 标记 字块 1 字块 2c-r 字块 2c-r+1
…
主存地址 主存字块标记 t+r 位 组地址 c’=c-r 位 块内地址 b位
Cache工作原理——程序访问的局部性


2、主存与辅存之间的关系
主存:(半导体存储器组成)

优:速度快 缺:容量受限,单位成本高, 断电丢失信息。 优:容量大,信息长久保存,单位成本低. 缺:存取速度慢
辅存:(光盘,磁盘)

CPU正在运行的程序和数据存放在主存暂 时不用的程序和数据存放在辅存。 辅存只与主存进行数据交换
7.2.1 Cache的组成和工作原理
来自CPU
主存地址 标志
块号
块内地址
不命中
主 存
比较器 Cache满 命中 替 换 算 法 Cache 数据
修改标记 Cache 访标记 标记
Cache地址 块号
访数据
块内地址
来/去CPU 6
7.2.2 Cache的组织和管理
1.地址映像 为了把信息放到Cache存储器中，必须应用某 种方法把主存地址定位到Cache中，称作地址映 像。在信息按照这种映像关系（采用硬件方法实 现）装人Cache后，执行程序时应将主存地址变 换成Cache地址,这个变换过程叫做地址变换。地 址的映像和变换是密切相关的。 下面介绍几种基本地址映像方式，它们是直接 映像、全相联映像和组相联映像等。
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片内Cache的容量受芯片集成度的限制，一般在几十KB 以内，因此命中率比大容量cache低、于是推出了二级 Cache方案，其中第一级Cache（L1）在处理器芯片内 部；第二级Cache（L2）在片外，其容量可从几十KB 到几百KB，采用SRAM存储器，两级cache之间一般有 专用总线相连、Pentium微处理器支持片外的第二级 Cache。，其容量为256KB或512KB。也是采用两路组 相连方案。 3. Cache的一致性问题
字块 2c-r+1-1 字块 2c-r+1
…
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字块 2 -1
m
例如某机主存为1MB,划分2048页，每页512B，共分0~255组，每 组8页;Cache为8KB,划分16页，每页1KB，共为8组，每组2页。 8位 Cache 主存 主存页标记 0组 7位 3位 1位 9位 标记 0页 0页 标记 1页 主存 Cache 组内 页内 1页 1组 0组 组号 组号 页号 地址 标记 2页 …… 标记 3页 Cache地址 7页 … … 8页 1组 9页 …… 7组 标记 14页 标记 15页 15页 ……
写回法：先将更新内容写入Cache，并做标记， 特定时间将Cache内容写入主存。
省去不必要的立即回写操作。 回写式系统机构比较复杂。 写一次法：写命中与未命中的处理方法与写回法基本 相同，只是第一次写命中是要同时写入主存。 Pentium机的L2级Cache采用的是写回法，L1级数据 17 Cache采用的是写一次法。
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例题：CPU执行一段程序时，Cache完成存 取的次数为1900次，主存完成存取的次数 为100次，已知Cache存取周期为50ns,主存 存取周期为250ns,求Cache/主存系统的效率 和平均访问时间。
解：h=NC/(NC+ Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/[r+(1-r)h]=1/[5+(1-5)*0.95]=83.3% ta=tc/e=50ns/0.833=60ns
Cache特点

存取速度快，容量小，存储控制和管理由硬件实现
在较短时间内由程序产生的地址往往集中在存储器逻辑地址 空间的很小范围内。 数据分布不如指令明显，但对数组的访问及工作单元的选择 可使存储地址相对集中。 CPU与Cache之间的数据交换是以字为单位，而Cache与主存 之间的数据交换是以块为单位，一个块是由若干字组成，是 3 定长的。



3. 替换算法
当新的主存字块需要调人cache存储器而它的可用位置又已被 占满时，就产生替换算法问题。先介绍两种替换算法先进先出（ FIFO）算法和近期最少使用（LRU）算法。 FIFO算法总是把一组中最先调入 cache存储器的字块替换出去 ，它不需要随时记录各个字块的使用情况，所以实现容易开销小 LRU算法是把一组中近期最少使用的字块替换出去。这种替换 算法需随时记录cache存储器中各个字块的使用情况，以便确定 那个字块是近期最少使用的字块。LRU替换算法的平均命中率比 FIFO要高，并且当分组容量加大时，能提高LRU替换算法的命 中率。 LRU是最常使用的一种算法、其设计思想是把组中各块的使用 情况记录在一张表上（如图7.6所示）。并把最近使用过的块放 在表的最上面。这种算法用硬件实现比较麻烦，经常采用修改型 LRU算法。 另外还有一种随机替换法（RAND），这种算法不考虑使用情 况，在组内随机选择一块来替换。其性能比根据使用情况的替换 18 算法要差些。
2047页 255组 访存时根据主存地址的中间4位，找到Cache页，并将其标记与主存 16 页标记进行比较，判断是否是主存中的副本，即访问是否命中。
2. Cache的读写操作
写贯穿（全写法）:同时写入 Cache和主存。

保证主存和Cache内容相同,方法简单可靠。 对Cache的更新同时要写主存,速度会受影响。
第七章 存储系统
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