简易数字信号传输性能分析仪的设计与制作
简易数字信号传输性能分析仪
简易数字信号传输性能分析仪摘要本次设计由MSP430F149单片机对数字信号发生器产生的信号进行采集分析处理，实现数字信号传输性能测试。
同时设计了一个伪随机信号发生器以及三个低通滤波器模拟传输通道。
整个设计完成了题目的基本要求，用74HC164移位寄存器进行m序列数字信号以及伪随机信号产生电路的设计。
用7486异或门达到了对信号进行曼彻斯特编码的效果。
用运算放大器OPA2227，OPA2228设计巴特沃斯四阶有源低通滤波器。
经过测试，本次设计各项基本指标均达到题目要求，提高部分完成情况良好。
关键词：m序列数字信号；低通滤波器；曼彻斯特编码；MSP430F14911 方案论证1.1 低通滤波器设计方案一：采用无源滤波。
无源滤波器，又称LC滤波器，是利用电感、电容和电阻的组合设计构成的滤波电路，可滤除某一次或多次谐波，最普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐波构成低阻抗旁路。
无源滤波器具有结构简单、成本低廉、运行可靠性较高、运行费用较低等优点。
方案二：采用有源滤波。
由RC元件与运算放大器组成的滤波器称为RC有源滤波器，其功能是让一定频率范围内的信号通过，抑制或急剧衰减此频率范围以外的信号。
可用在信息处理、数据传输、抑制干扰等方面，根据对频率范围的选择不同，可分为低通(LPF)、高通(HPF)、带通(BPF)与带阻(BEF)等四种滤波器。
方案论证：与无源滤波器相比，有源滤波器具有高度可控性和快速响应性，能补偿各次谐波，可抑制闪变、补偿无功，有一机多能的特点;滤波特性不受系统阻抗的影响，可消除与系统阻抗发生谐振的危险，具有自动适应功能，可自动跟踪补偿变化着的谐波。
由于以上原因，本次设计选用有源滤波。
1.2 m序列数字信号产生方案一：使用锁相环通过分频运算实现频率的步进，锁相环频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。
参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。
简易数字信号传输性能分析仪
2011年E 题 简易数字信号传输性能分析仪摘要：本设计给出了一个基于Altera Cyclone II 系列FPGA 开发芯片EPIC3T144CB 的系统，利用D 触发器级联产生m 序列数字信号和伪随机信号，用分频器实现信号10kbs 步进，信号通过一个由运放OP27构成的二阶低通滤波器，模拟信号传输信道，然后与伪随机序列进行相加，信号处理模块为由FPGA 开发板构成的接收器，用Verilog 语言编程实现适当滤波和同步时钟提取，观察眼图分析信号特性。
经测试，低通滤波器截止频率保持在10%误差内，放大增益可调范围较大。
关键词：Cyclone II FPGA m 序列 低通滤波器一、方案论证1、数字信号发生器和伪随机信号发生器经分析，数字信号发生器部分要求产生一个码元多项式为()x x x x f 84321x ++++=的m 序列信号，有如下方案。
方案一：利用集成电路芯片搭接而成，其中，要同时实现时钟源Vclock -1和传输码元的两个分立元件电路。
此方案结构简单、电路可靠、成本低且易于实现，但特别需要注意时钟源的稳定、干扰和芯片的最高工作频率，且实际调试中振荡最高频率一般只能达到几百KHz ，伪随机信号需10MHz ，不能同时实现码元信号和伪随机信号的产生。
方案二：利用单片机编程实现序列的产生。
按照生成码多项式的要求利用C 语言编程，随着m 序列位数的增加编程愈发复杂，调试困难，而且单片机难以承受10MHz 的信号频率，不能产生伪随机信号。
方案三：利用基于FPGA 的Verilog 语言编程实现序列的产生。
根据信号的产生原理，利用触发器易于实现，编程易于调试和实现，速度快。
综上所述，考虑实现精度、简易程度、调试效率和数据率10kbs 步进可调的要求，用软件易于实现，我们选用方案三。
2、低通滤波器模块方案一：由于要求滤波器的通带增益AF在0.2～4.0 范围内可调，可以用可变增益放大器AD603和开关电容滤波器MAX297 实现低通滤波器，根据MAX297输入时钟的不同来达到10kbs 步进可调的目的。
简易数字信号传输性能分析仪设计报告
简易数字信号传输性能分析仪设计报告（E题）摘要：本设计是基于CPLD简易数字信号传输特性分析仪，实现了数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。
通过改变低通滤波器的截频和伪随机信号发生器的信号幅度来模拟改变传输信道环境，通过观察示波器眼图来测试简易数字信号传输特性分析仪的性能。
实验证明，该分析仪在数字信号信噪比很高的情况下，依然可以观察眼图。
关键词：数字信号 CPLD 低通滤波器码间干扰眼图目录一、方案论证 (3)1.1 比较与选择 (3)1.2 方案描述 (5)二、理论分析与计算 (5)2.1 低通滤波器设计 (5)2.2 m序列数字信号 (6)2.3 同步信号提取 (7)2.4 眼图显示方法 (7)三、电路与程序设计 (8)3.1 系统组成 (8)3.2 原理框图与各部分电路图 (8)3.3 系统软件与流程图 (13)四、测试方案与测试结果 (13)4.1 测试方案 (13)4.2 测试结果 (13)4.3 测试结果分析 (15)一、方案论证1.1 比较与选择1.1.1 低通滤波器方案论证低通滤波器可以采用有源和无源滤波器两种方案。
低通滤波器主要有无源元件R 、L 和C 组成，体积较大且对匹配要求较高，但是高频特性较好。
有源滤波器由集成运放和R 、C 组成，具有不用电感、体积小、重量轻等优点，且对有源滤波电路后的电路还具有一定的电压放大和缓冲作用。
但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
就本题而言，滤波器的最大滤波器频率为500kHz ，对运算放大器的要求不会很高，又可省去绕电感的麻烦，因此选用有源低通滤波器进行滤波器的设计。
有源滤波器通常有巴特沃斯、切比雪夫、巴塞尔等典型电路。
但是切比雪夫在通带会有起伏；巴塞尔滤波器在通带虽然比较平滑，但是达到设计要求需要较高的阶数，因此选用巴特沃斯滤波器。
要求中提到，滤波器的通带增益A F 在0.2~4.0 范围内可调。
简易数字信号传输性能分析仪
简易数字信号传输性能分析仪（E题）
一
一.1
一.1.1
方案一：无源低通滤波器
由无源元件(R、L和C)组成的滤波器，它是利用电容和电感元件的电抗随频率的变化而变化的原理构成的。这类滤波器的优点是：电路比较简单，不需要直流电源供电，可靠性高；缺点是：通带内的信号有能量损耗，负载效应比较明显，使用电感元件时容易引起电磁感应，当电感L较大时滤波器的体积和重量都比较大，在8245
1200V/20A
Instek
1
四.2
本系统开机上电后，首先按下按键产生数字信号 和伪随即序列 。然后根据题目的要求进行测试。测试曼彻斯特编码正确性，改变 的数据率，测试滤波器的带外衰减，截至频率，以及增益范围。观察不同 、 信号幅度时的LCD上显示的眼图，并测试眼图幅度。完成各相测试，记录数据并行分析结果。本系统可对0-4.5V的TTL电平，经过低通滤波器和伪随机信号模拟的传输信道后，显示眼图。
四.3
四.3.1
滤波器种类
带外衰减
截至频率
100K
60dB/十倍频程
100.5K
200K
65dB/十倍频程
简易数字信号传输性能分析仪
简易数字信号传输性能分析仪E题：简易数字信号传输性能分析仪摘要本系统是由DSP技术以及CPLD的硬件编程技术实现的简易数字信号传输性能分析仪，主要包括信号产生电路、低通滤波电路、噪声叠加电路、数字信号解码以及眼图显示四部分。
信号发生器采用Verilog HDL将模拟硬件电路逻辑综合在CPLD芯片中，简化了电路的设计。
在FilterPro仿真软件指导下，通过调整原件参数，使用运放设计有源低通滤波器，使得设计达到要求。
加法电路通过运放将信号和噪声叠加。
使用DSP对信号进行ADC连续采样再通过过零比较捕捉到信号中的跳变沿，分析沿的间距和周期规律就可确定时钟信号的频率，即用PWM将同步信号提取并输出。
再通过编程得出信号的同步时钟频率，依此得出相应的眼图幅度。
通过电路组装、程序编写与调试、采集实验数据与分析等设计环节，顺利完成了题目的基本和发挥部分的要求，并在数字信号发生、动态程序及算法优化设计方面有一定的创新。
关键词：曼彻斯特编码、CPLD、低通滤波、DSP、眼图AbstractThis system is designed based on DSP and CPLD hardware programming technology to realize a simple digital signal transmission performance analyzer, mainly comprises four parts of signal generators, low-pass filters, digital signal analysis and display. Verilog HDL that converts the analog hardware to logic circuit in CPLD chip is adopted in Signal generators to simplify circuit design. The design requirement of low-pass filters is satisfied by adjusting the parameters and using discrete components design under the guidance of FilterPro. Through ADC continuous sampling and the zero crossing comparison by DSP, the signal’s hopping along is captured, by analyzing along the pitch and cycle the frequency of the clock signal can be determined and then uses PWM to tackle extract and output synchronous signal. Through the DSP programming signal synchronous clock frequency can be obtained, and then draw the corresponding eye amplitude. Through the circuit assembly, programming and debugging, gathering of experimental data and analysis, design including the basic and extended requirements are successfully completed, and a certain innovation on the digital signal, dynamic program and algorithm for optimal design.目录简易数字信号传输性能分析仪（E题） (3)1．任务 (3)2．要求 (3)第一章系统方案的选择与论证 (4)1．信源与信道的方案选择与论证 (4)2．信号分析电路的方案选择与论证 (5)3．显示部分的方案选择与论证 (5)第二章理论分析 (5)1.数字信号与伪随机码发生器的设计 (5)2．低通滤波器电路的设计 (6)3．加法电路的设计 (8)4．数字信号分析电路的设计 (8)5．显示电路的设计.. 错误!未定义书签。
简易数字信号传输性能分析仪的设计与制作
ｇ， － 加法电路采用的是 Ｔ Ｓ０ １ 整形电路采用 的是 Ｌ ３ １ 利用 Ｆ Ｇ Ｈ ４０ 、 Ｍ３ ， Ｐ Ａ产生时钟信 号、 Ｍ序列 、 伪随机序列和 曼彻斯特码 ， 同时它也用 于曼彻斯特码 同步时钟信号的提取和译码。在本 系统 中 １ＭＨ ０ Ｚ的伪 随机 序列用来 模拟实际环境 中的噪声。通过该 系统将原信 号进行编码 、 传输 以及 解调得到解调 信号。实现 了一个简单的数 字传输性能分析仪的设计 与制作， 最终测量正确的眼图， 达到预期 的效果。
ｄ ｒＢ ｔ ｒ ｏ ｔ ｏ ｐ ｓ ｉ ｅｓ ａ ｄ ａ ｐ ｅ ｄ —ａ ｄ ｍ ｉ ａ ｅ ｅ ａｏ ｏ ｓ ｌ ｔ ｈ ｒ ｎ ｍｉｓｏ ｈ ｎ ｅ ．Ｔ ｅ ｆ ｔ ｒ ｕ ｅＴ ’ ｅ ｕ ｔ ｗ ｒ ｌｗ． ａ ｓｆ ｔ ｒ ｎ ｓ ｕ ｏ ｒ ｎ ｏ ｓ ｌ ｇ ｎ ｒ ｔｒｔ ｉ ａ ｅｔ ｅ ｔａ ｓ ｓ ｉｎ ｃ ａ ｎ １ ｈ ｌ ｓ ｓ Ｉ Ｓ ｅ ｈ ｌ ｎ ｇ ｍｕ ｉ ｅ ＯＰ ８ ２ ａ ｅｃ ｒ ｈｐ ．Ｔ ｅ ａ ｄ ｔ ｎ ｃｒ ｕｔｉ Ｔ ４ ０ ． ｈ ｈ ｐ ｎ ｉ ｕ ｔ ｓ ｓＬ ３ ．Ｔ ｅ ｃｏ ｋ ｓｇ ａ ，Ｍ ｅ ｅ ， ｐ ｅ ． Ａ ４ ｓｔ ｏ ｅ ｃ ｉｓ ｈ ｄ ｉ ｏ ｉ ｉ ｓ ＨＳ ０ Ｔ ｅ ｓ ａ ｉｇ ｃｒ ｉ ｕ ｅ Ｍ３ １ ｈ ｌｃ ｉ ｎ ｌ ｈ ｉ ｃ １ ｃ ｓｒ ｓ ｓ ｕ ｉ ｄ －ａ ｄ ｍ ｅ ｕ ｎ ｅ ａ ｄ Ｍａ ｃ ｅ ｔ ｒｃ ｄ ｒ ｅ ｅ ａｅ ｙ Ｆ Ｇ ｏ ｒ ｎ ｏ ｓ ｑ ｅ ｃ ｎ ｎ ｈ ｓ ｏ ｅ ａｅ ｇ ｎ ｒｔ ｄ ｂ Ｐ Ａ，ｉ’ ｌｏ ｕ ｅ ｏ ｒｃ ｖ ｒｔ ｅ ｓ ｎ ｈ ｏ ｏ ｓ ｃ ｏ ｋ ｓ ｎ ｌｆｏ ｅ ｔ ｓａ ｓ ｓ ｄ ｔ ｅ ｏ ｅ ｈ ｙ ｃ ｒ ｎ ｕ ｌｃ ｉ ａ ｒｍ ｇ
简易数字信号传输性能分析仪设计报告1 精品
2013年暑期电子设计竞赛培训简易数字信号传输性能分析仪摘要：本题设计一个简易数字信号传输性能分析仪，CycloneIV FPGA芯片为核心，由FPGA 内部50MHz时钟通过PLL锁相环电路分频得到10kbps-100kbps数据率10kbps为步进的数字信号和数据率10Mbps的伪随机信号。
通过必要的外设辅助电路（衰减电路、滤波电路、加法电路等）来模拟传输信道的幅频特性和噪声。
最终由数字信号分析电路提取出输入信号的同步时钟信号，并在模拟示波器上显示眼图。
关键词：m序列数字信号眼图 FPGA一、系统整体设计题目要求设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。
简易数字信号传输性能分析仪的框图如图1所示。
图中，V1和V1-clock是数字信号发生器产生的数字信号和相应的时钟信号；V2是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a是V2信号与经过电容C的V3信号之和，作为数字信号分析电路的输入信号；V4和V4-syn是数字信号分析电路输出的信号和提取的同步信号。
图1简易数字信号传输性能分析仪框图二、方案论证及选择2.1总体方案论证与选择方案一：用FPGA可编程逻辑器件作为控制及数据处理的核心，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随机码进行衰减处理后，模拟加性噪声，伪随机码通过加法器叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，在接收端进行一定的数字信号处理，最终输出用模拟示波器来判断传输性能。
其系统框图如图2。
方案二：采用MSP430单片机为控制核心，其系统框图如图3。
对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D 转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM ，然后由单片机控制将数据送至D/A 输出。
简易数字信号传输性能分析仪的设计-11
简易数字信号传输性能分析仪的设计摘要：本设计是将数字基带信号通过模拟信道进行传输，接收端通过数字信号分析电路检测数字信号传输性能。
在发送端，利用特定反馈函数的8位移位寄存器产生数字基带信号和利用12位移位寄存器产生数字噪声。
利用运放设计3种不同截止频率的模拟滤波器实现信道模拟。
将通过模拟滤波器的信号与噪声相加送到分析电路进行处理。
在分析电路部分，利用锁相环进行同步时钟的提取，最后利用得到的同步时钟观察接收信号的眼图，通过眼图的观察来评判信道的优劣程度。
关键词：数字基带信号数字锁相环同步时钟眼图引言:数字信号的传输有基带和频带两种。
数字通信的优势在于其安全性和可靠性。
同步技术在数字通信中起着重要作用。
本设计主要考虑数字基带信号通过模拟信道叠加数字噪声后的同步时钟的提取和性能的分析。
1方案比较与论证1.1方案描述首先设计制作一个数字信号发生器，产生时钟信号V1-clock和m序列的数字信号V1，数字信号通过模拟低通滤波器（即模拟信道），该滤波后的信号与伪随机信号发生器产生的伪随机信号（即模拟的干扰信号）通过加法器合成信号V2a。
如图1所示。
基础部分，将开关S闭合，将同步信号V1-clock与V2a输入到双踪示波器，观察眼图，分析、估计和调整系统的性能。
发挥部分，将开关S断开，数字信号发生器将产生的m序列信号进行曼切斯特编码，将编码后的信号通过三个低通滤波器，再与伪随机信号V3合成信号V2a，并通过一个数字信号分析电路，该分析电路具有对曼切斯特码解码和提取同步信号的功能，并且在低信噪比条件下正确显示V2a信号的眼图。
1.2m序列发生器的选择方案一：硬件电路实现。
采用线性反馈移位寄存器通过加法器的逻辑组合电路实现。
该电路具有产生序列速度快特点和硬件电路固有的不便修改特性，且只能对一些特殊的本原多项式有效。
方案二：软件电路实现。
采用FPGA设计产生m序列发生器。
通过写入VHDL语言，在FPGA中实现m序列移位寄存器结构，并最终产生m序列。
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第31卷第6期黄冈师范学院学报Vol．31No．6 2011年12月Journal of Huanggang Normal University Dec．2011简易数字信号传输性能分析仪的设计与制作袁利才，冯杰（黄冈师范学院物理科学与技术学院，湖北黄州438000）摘要本文提出一种利用FPGA和眼图实现在工程上测量数字信号传输性能的一种方案；重点介绍了其结构、算法原理及具体实现原理；以ALTER公司的EP1C6Q240C8N为核心实现数字信号的编译码，通过三个2阶巴特沃斯低通滤波器和一个伪随机信号发生器用来模拟传输信道，滤波器采用TI的OPA系列作为核心芯片，加法电路采用的是THS4001、整形电路采用的是LM331，利用FPGA产生时钟信号、M序列、伪随机序列和曼彻斯特码，同时它也用于曼彻斯特码同步时钟信号的提取和译码。
在本系统中10MHZ的伪随机序列用来模拟实际环境中的噪声。
通过该系统将原信号进行编码、传输以及解调得到解调信号。
实现了一个简单的数字传输性能分析仪的设计与制作，最终测量正确的眼图，达到预期的效果。
关键词FPGA；眼图；滤波器；曼彻斯特码中图分类号TP216文献标识码A文章编号1003-8078（2011）06-0072-03收稿日期2011-10-13doi10．3969/j．issn．1003－8078．2011．06．21作者简介袁利才，男，黄冈师范学院物理科学与技术学院学生．基金项目黄冈师范学院大学生创新项目（SY201025）Design and construction of the simple digital signal transmission performance analyzerYUAN Li-cai，FENG Jie（College of Physics and Technology，Huanggang Normal University，Huangzhou438000，Hubei，China）Abstract The article proposes an approach to implement the measurement of the digital signal transmission performance on the project by using FPGA and the eye pattern，which mainly introduces its structure，the algorithm and the detailed principle of the implementation．Encoding and decoding the digital signal is based on EP1C6Q240C8N of ALTER company．By using three2-or-der Butterworth low-pass filters and a pseudo-random signal generator to simulate the transmission channel．The filters use TI’s OPA842as the core chips．The addition circuit is THS4001．The shaping circuit uses LM331．The clock signal，M series，pseu-do-random sequence and Manchester code are generated by FPGA，it’s also used to recover the synchronous clock signal from Manchester code and decode at the same time．The10MHZ pseudo-random sequence simulates the actual environment noise in the system．The system can encode the original signal，transmit it and get the demodulated signal finally，which implements the design and production of a simple digital transmission performance analyzer and ultimately measure the correct eye pattern．Key words FPGA；eye pattern；filter；Manchester Encoding随着数字化发展时代的到来，FPGA在数字领域已经成为工程技术的一个重要组成部分，日益增长的应用也使得它成为工程技术的一个新的研究热点，呈现出巨大的市场需求。
目前，许多工业部门正在研发高速的FPGA 项目，因此在数字化领域成为热点研发的课题，为国防和工业开辟了新的台阶。
本文主要介绍FPGA在数字化领域测量眼图的课题。
1简易数字信号传输性能分析仪的任务描述（1）设计数字信号和伪随机信号均为M序列，根据它们的特征多项式f1（x）=1+x2+x3+x4+x8；f2（x）=1+ x+x4+x5+x12及曼彻斯特编码。
（2）设计三个低通滤波器，用来模拟传输信道的幅频特性；每个滤波器带外衰减不少于40dB/十倍频程；三个滤波器的截止频率分别为100kHz、200kHz、500kHz，滤波器的通带增益AF在0．2 4．0范围内可调。
（3）要求数字信号分析电路能从V2a中提取同步信号V4－syn并输出；同时，利用所提取的同步信号V4－syn进行同步，改进数字信号分析电路，在尽量低的信噪第6期袁利才，等：简易数字信号传输性能分析仪的设计与制作比下能从V2a 中提取同步信号V4－syn ，并正确显示V2a的信号眼图；如图1所示。
图1简易数字信号传输性能分析仪框图2简易数字信号传输性能分析仪的实现方法2．1简易数字信号传输性能分析仪的结构设计如图2所示，以专用FPGA 芯片EP1C6Q240C8N 为控制核心，外接电路而构成的数字信号传输性能分析仪，EP1C6Q240C8N 产生频率为10MHZ 的伪随机信号V3，频率在10 100kHZ 范围内的数字信号，相应的曼彻斯特编码同步时钟信号，且按每10kHZ 步进可调；10 100kHz 范围内的数字信号或曼彻斯特编码经过低通滤波网络，滤去高次谐波。
图2系统结构图伪随机信号与数字信号经加法器叠加，输出的信号经过低通滤波网络，得到有效正弦波信号。
信号一方面送往模拟示波器Y 通道，另一方面信号经过整形电路送往以EDA 芯片为控制核心的电路进行解码，并产生相应的自同步时钟信号；自同步时钟信号或外同步时钟信号送往示波器的X 通道，从而在示波器上观测信号眼图，以此来测量干扰信号的强弱。
2．2带增益的低通滤波器模块由有源器件和无源元件RC 低通滤波电路构成：（1）通带增益：当f 为选择频率时，通带内的增益为：A F=－R 4R 5（2）通带截止频率：根据原理图可得截止频率：f 0=12πC 1C 2R 1R 槡3（3）对于二阶低通滤波器其归一化函数：A u （S L ）=A upS 2+1Q S L+1二阶有源滤波电路可以使输出电压在高频段以更快的速率下降，滤波效果得到改善，二阶LPF 的电路图如图3所示：图3滤波器原理图A．f =100KHz 低通滤波器时：C 1=ln F ；C 2=2．76nF ；R 1=R 2=1．37k Ω；R 3=684．9ΩB．f =200KHz 低通滤波器时：C 1=100pF ；C 2=266．7pF ；R 1=R 2=6．89k Ω；R 3=3．45ΩC．f =500KHz 低通滤波器时：C 1=100pF ；C 2=266．7F ；R 1=R 2=2．76k Ω；R 3=1．38Ω所以：三个滤波器在超过fc 时，幅频特性以－40dB /十倍频的速率下降。
2．3TTL 调幅电路及加法电路模块设计简易数字信号传输性能分析仪系统中的FPGA 编码产生10MHz 频率的伪随机码TTL 电平，电平幅值3．3V ，电压不高，故采用电位器来实现TTL 电平信号调节。
在简易数字信号传输性能分析仪中加法器电路模块，由于经编码的数字信号为TTL 电平信号，在经带增益滤波放大0．2 4．0倍后输出较高的电平信号，又因为伪随机码的最高频率是10MHz ；所以我们选择T I 公司ʃ15V 双电源供电的THS4001超高速低功耗、低噪声、漂移小的运放来实现参数指标。
2．4整形电路模块此电路主要将模拟信号转化成为数字信号以便FP-GA 分析。
因为曼彻斯特编码经过低通滤波、加燥、滤噪等前级电路，信号变得很不稳定，对FPGA 解码输入信号的检测容易产生各种错误，为了能够准确地分析信号，我们采用LM311比较器，将经过比较电路后的信号传送给FPGA 。
LM311比较器具有很高的灵活性，能工作于25到30V 的单电源或ʃ5V 的双电源，输出电压可以驱动以VCC VEE 电压为参考的负载，可以灵活驱动DTL 、RTL 、TTL 或MOS 管。
本系统电路以3．3V 为参考电压，最后比较输出0 TTL 电平驱动TTL 门电路。
3FPGA 编解码设计实现方法3．1FPGA 编码模块A．10MHZ 的伪随机序列：由40MHZ 晶振经过4分·37·黄冈师范学院学报第31卷频得到对应的码元；B．10 100KHZ 的时钟信号；C．10 100KHZ 的m 序列（8位），（见图4）D．10 1000KHZ的曼彻斯特码图4八位随机序列产生电路如图5所示，当m 序列为高电平时，曼彻斯特码等于clk 。
当m 序列为低电平时，曼彻斯特码与clk 相反。
其时序电路如图6所示：图5曼彻斯特码产生电路图6曼彻斯特编码时序图设clk 的周期为2T ，观测易知：曼彻斯特码高电平维持时间有两种，T 和2T ；低电平维持时间亦如此。
3．2FPGA 时钟提取电路和解码电路3．2．1同步时钟的提取原理时钟提取的整体思路是，实时的采用10MHZ 时钟在曼彻斯特码维持高电平时进行记数，在记数过程中，不断的比较前后计数值并取其较大者。
将计数结果转化为时间记为2T ，对信号进行四倍频，得到周期为T /2的时钟信号；最后将该时钟信号2分频就可得到周期为T 的同步时钟信号CLK ；如图7所示：图7同步时钟提取原理3．2．2FPGA 解码实现方法同步时钟信号的提取在理论分析与计算中已提取，在同步时钟得到之后，曼彻斯特码的解码就通过简单逻辑电路加以控制即可解码。