常用组合逻辑功能器件
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常用组合逻辑功能器件
码为1001。其余类推。
在图4.4中，没有 I 0 ，这是因为当 I ~ I 都为高电平1时，输入 1 9
Y3Y2Y1Y0 1111 ,其反码为0000，相当于输入 I 0 ，因此，在逻辑功能
示意图中没有输入端 I 。 0
4.2
译码器/数据分配器
概述 4.2.1 4.2.2 译码器的定义和功能 集成电路译码器（二—十进制译码器）
VCC
1kΩ ×10 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 & & & &
&
当按下S0～S9任意一个键时，GS=1，表示有信号输入；
当S0～S9均没按下时，GS=0，表示没有信号输入。
三、优先编码器
前面所讨论的编码器在任何时刻都只能对一个输入信号进行编码， 否则输出编码会发生混乱，即输入编码信号是相互排斥的。而在实 际应用中往往存在多个输入信号同时输入的情况。允许同时输入多 个数码信号，而输出不发生混乱，同时又能对具有优先级别级的信 号进行编码，这样的电路称作优先编码器。 在优先编码器中，是优先级别高的编码信号排斥级别低的。至于优 先权的顺序，这完全是根据实际需要来确定的。
F1 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7
F0 I1 I 3 I 5 I 7 I1 I 3 I 5 I 7 I1 I 3 I 5 I 7
4、画逻辑电路
4.1.1编码器的定义与功能
4线-2线(二进制)编码器
二—十进制编码器 优先编码器
一、二进制编码器
二进制编码器是将某种具有特定含义的对象或信号 用二进制代码进行编码的电路。 如把I0、I1、I2、I3、I4、I5、I6、I7八个输入 信号编成对应的二进制代码输出，其编码过程为：
常用组合逻辑功能器件
第8页/共70页
Y3
Y2
Y1
Y0
≥1
≥1
≥1
≥1
I9 I8
I7 I6 I5 I4
I3 I2
(a) 由或门构成
I1 I0
第9页/共70页
Y3
Y2
Y1
Y0
&
&
&
&
I9 I8
I7 I6 I5 I4
I3 I2
(b) 由与非门构成
I1 I0
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三、优先编码器：是指当多个输入同时有信号时，电路只对其中优先级别 最高的信号进行编码。 例 3 电话室有三种电话， 按由高到低优先级排序依次是火警电话，急救 电话，工作电话，要求电话编码依次为00、01、10。试设计电话编码控 制电路。
YA B B C AC
第30页/共70页
解：
（1）将逻辑函数转换成最小项表达式，再转换成与非—与非形式。
YAB CABCAC BABC
=m3+m5+m6+m7
= m3m5m6m7
（2）该函数有三个变量，所以选用3线—8线译码器74LS138。 用一片74LS138加一个与非门就可实现逻辑函数Y，逻辑图如图1
3线/8线译码器
1
G G 2A G 2B
1
3个 使能端
第25页/共70页
输入 缓冲门
111
B2 B1 B0
111
B2 B1 B 0
译码器的扩展
用两片74LS138扩展为4线—16线译码器
Y15 Y14 Y13 Y12 Y11 Y 10 Y 9 Y 8
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
Y3
Y2
Y1
Y0
≥1
≥1
≥1
≥1
I9 I8
I7 I6 I5 I4
I3 I2
(a) 由或门构成
I1 I0
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Y3
Y2
Y1
Y0
&
&
&
&
I9 I8
I7 I6 I5 I4
I3 I2
(b) 由与非门构成
I1 I0
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三、优先编码器：是指当多个输入同时有信号时，电路只对其中优先级别 最高的信号进行编码。 例 3 电话室有三种电话， 按由高到低优先级排序依次是火警电话，急救 电话，工作电话，要求电话编码依次为00、01、10。试设计电话编码控 制电路。
YA B B C AC
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解：
（1）将逻辑函数转换成最小项表达式，再转换成与非—与非形式。
YAB CABCAC BABC
=m3+m5+m6+m7
= m3m5m6m7
（2）该函数有三个变量，所以选用3线—8线译码器74LS138。 用一片74LS138加一个与非门就可实现逻辑函数Y，逻辑图如图1
3线/8线译码器
1
G G 2A G 2B
1
3个 使能端
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输入 缓冲门
111
B2 B1 B0
111
B2 B1 B 0
译码器的扩展
用两片74LS138扩展为4线—16线译码器
Y15 Y14 Y13 Y12 Y11 Y 10 Y 9 Y 8
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
组合逻辑电路(半加器全加器及逻辑运算)
组合逻辑电路是数字电路中的一种重要类型，主要用于实现逻辑运算和计算功能。
其中，半加器和全加器是组合逻辑电路的两种基本结构，通过它们可以实现数字加法运算。
本文将详细介绍组合逻辑电路的相关知识，包括半加器、全加器以及逻辑运算的原理和应用。
一、半加器半加器是一种简单的数字电路，用于对两个输入进行加法运算，并输出其和及进位。
其结构由两个输入端(A、B)、两个输出端(S、C)组成，其中S表示和，C表示进位。
半加器的真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，半加器只能实现单位加法运算，并不能处理进位的问题。
当需要进行多位数的加法运算时，就需要使用全加器来实现。
二、全加器全加器是用于多位数加法运算的重要逻辑电路，它能够处理两个输入以及上一位的进位，并输出本位的和以及进位。
全加器由三个输入端(A、B、Cin)和两个输出端(S、Cout)组成，其中Cin表示上一位的进位，S表示和，Cout表示进位。
全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1通过全加器的应用，可以实现多位数的加法运算，并能够处理进位的问题，是数字电路中的重要组成部分。
三、逻辑运算除了实现加法运算外，组合逻辑电路还可用于实现逻辑运算，包括与、或、非、异或等运算。
这些逻辑运算能够帮助数字电路实现复杂的逻辑功能，例如比较、判断、选择等。
逻辑运算的应用十分广泛，不仅在计算机系统中大量使用，而且在通信、控制、测量等领域也有着重要的作用。
四、组合逻辑电路的应用组合逻辑电路在数字电路中有着广泛的应用，其不仅可以实现加法运算和逻辑运算，还可以用于构建各种数字系统，包括计数器、时序逻辑电路、状态机、多媒体处理器等。
组合逻辑电路还在通信、控制、仪器仪表等领域得到了广泛的应用，为现代科技的发展提供了重要支持。
数字电路的基础知识 几种常用的组合逻辑组件
（2-1）
加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的叠加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。
（2-2）
（1）半加器：
半加运算不考虑从低位来的进位
A---加数；B---被加数；S---本位和； C---进位。
设ABC每个输出代表一种组合。 b.由状态表写出逻辑式 c.由逻辑式画出逻辑图
（2-23）
2-4线译码器74LS139的内部线路
A1
A0 输入
S
控制端
&
Y3
&
Y2
输出
&
Y1
&
Y0
（2-24）
74LS139的功能表
S
A1 A0
Y0
Y1
Y2
Y3
1XX 1 1 1 1
0000111
0011011
0101101
（2-36）
0111110
“—”表示低电平有效。
（2-25）
74LS139管脚图
Ucc 2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
1S
1A0 1A1 1Y0 1Y1 1Y2 1Y3
1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
一片139种含两个2-4译码器
（2-26）
例：利用线译码器分时将采样数据送入计算机。
总 线
三态门
EA 三态门
EB 三态门
EC 三态门
ED
A
B
C
4.3常用的MSI组合逻辑器件及应用
1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1
1 1 1 1 1 1
真值表：
A
0 0 0 0 0 0 0 0 1 1 1
B
0 0 0 0 1 1 1 1 0 0 0
0 1 1
C
0 0 1
D
0 1 0
F3 F2
0 0 0 0 0 1 1 1 1 1 × ×
0 1 1 1
F1 F0
1 0 0 1 1 0 0
1 1 0 × ×
F3 ( A, B, C , D ) = ∑ m(5,6,7,8,9) F2 ( A, B, C , D) = ∑ m(1, 2,3, 4,9) F1 ( A, B, C , D ) = ∑ m(0,3, 4,7,8) F0 ( A, B, C , D ) = ∑ m(0, 2, 4,6,8)
E1 = 1 E2 , E3 同时为低 （E2 + E3 = 0） Y0 = A2 A1 A0 = m0 = M 0 Y1 = A2 A1 A0 = m1 = M 1 …… Y7 = A2 A1 A0 = m7 = M 7
译码器的应用： 1、译码 2、 实现逻辑函数
例1 试用74LS138实现下列逻辑函数
× 1 × × × × × 0 1
× 1 × × × ×
× 1 × × × ×
1 1 1 1
0 0 0 0 0 0 1
1
1 1
0
第4章常用组合逻辑功能器件(精编)
16 VCC 15 Y0 14 Y1 13 Y2 12 Y3 11 Y4 10 Y5 9 Y6
引脚图
一个3线–8线译码器能产生三变量函数的全部最小项的反变量。
基于这一点用表该4.器2.2件能741够38方集便成地译实码现器三功变表量能逻辑函数。
输
入
输
出
G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
②画出用二进制译码器和门电路实现这些函数的接线图。
（2）功能扩展
例4.2.1 用一个3线–8线译码器实现函
数 F AB ABC ABC m0 m1
74138工作条件 ：G1=1，G2A=G2B=0
A
A2 Y0
B C
A1 A0
Y1 Y2
74138
& F
Y0 m0 Y1 m1
…
× H ×× ×× H H H H H H H H
× X H ××× H H H H H H H H
L × ×× ×× H H H H H H H H
H L L L L L L HY0 HA2A1HA0 H H H H H L L L L H H L H Y1H A2A H1A0 H H H H L L L H L H H L H Y2H A2HA1A0 H H H L L L H H H H H L H Y3 H A2AH1A0 H H L L H L L HY4 AH2A1AH0 H L H H H H L L H L H H HY5 A H2A1AH0 H L H H H L L H H L H H HY6 HA2A1AH0 H L H H L L H H H H H H HY7 HA2A1HA0 H L
数字电路第四章组合逻辑电路
(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC
（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
《数字电子技术》康华光 习题
第四章 常用组合逻辑功能器件 习题一、 选择题1、如果对键盘上108个符号进行二进制编码，则至少要（ ）位二进制数码。
(a) 5 (b) 6 (c) 7 2、半 加 器 逻 辑 符 号 如 图 所 示， 当 A =“1”，B =“1”时，C 和 S 分 别 为( )。
(a) C =0 S =0 (b) C =0 S =1 (c) C =1 S =0ABCS3、二 进 制 编 码 表 如 下 所 示， 指 出 它 的 逻 辑 式 为( )。
(a) B =Y Y 23⋅A =Y Y 13⋅ (b)B =Y Y o ⋅1 A =Y Y 23⋅ (c) B =Y Y 23⋅A = Y Y 12⋅4、 编 码 器 的 逻 辑 功 能 是 。
(a) 把 某 种 二 进 制 代 码 转 换 成 某 种 输 出 状 态 (b) 将某 种 状 态 转 换 成 相 应 的二 进 制 代 码 (c) 把 二 进 制 数 转 换 成 十进 制 数5、译 码 器 的 逻 辑 功 能 是 ( )。
(a) 把 某 种 二 进 制 代 码 转 换 成 某 种 输 出 状 态 (b) 把 某 种 状 态 转 换 成 相 应 的二 进 制 代 码 (c) 把 十 进 制 数 转 换 成 二进 制 数6、采 用 共 阳 极 数 码 管 的 译 码 显 示 电 路 如 图 所 示， 若 显 示 码 数 是 4， 译 码 器 输 出 端 应 为( )。
(a) a =b =e =“0”b =c =f =g =“1” (b) a =b =e =“1”b =c =f =g =“0” (c) a =b =c =“0”b =e =f =g =“1”ABC D7、74LS138是3线-8线译码器，译码输出为低电平有效，若输入A 2A 1A 0=100时，输出= 。
Ａ.00010000， B. 11101111 C. 11110111二、 综合题1、试用3线-8线译码器实现一组多输出逻辑函数：C B A BC A C A F ++=1 C B A BC F +=2BC A A F +=3 ABC C B C B A F ++=42、用数据选择器实现三变量多数表决器。
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H H H H L H H H H H H
H H H H H L H H H H H
H H H H H H L H H H H
H H H H H H H L H H H
H H H H H H H H L H H
H H H H H H H H H L H
H H H H H H H H H H L
74LS138最小项译码器的电路结构
Y7 & Y6 & Y5 & Y4 & Y3 & Y2 & Y1 & Y0 &
1 A2
1 A1
1 A0
集成二进制译码器74LS138（3线-8线译码器）
VCC Y0
Y6
16
Y1
Y2 Y3
Y4
Y5
Y0
Y7
15 14 13 12 11 74LS138 10 9 Y0 A0
Y1
Y2
Y3
Y4
Y5
Y6 Y6
_
A
3
A
2
A
A
1 0
当A3=0时，低位片74LS138(1)工作，对输 入A2、A1、A0进行译码，还原出Y0～Y7，则 高位禁止工作；当A3=1时，高位片 74LS138(2)工作，还原出Y８～Y１5，而低 位片禁止工作。
2、二-十进制译码器
——集成8421 BCD码译码器74LS42
VCC A0 A1 A2 A3 Y9 Y8 Y7 16 15 14 13 12 11 74LS42 1 2 3 4 5 6 7 8 A0 10 9 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 74LS42 A1 A2 A3
输 入 输 Y1 0 0 1 出 Y2 0 1 0
A B C 1 × × 0 1 × 0 0 1
（３） 写逻辑表达式
Y C 1 AB
Y2 A B
（４） 画优先编码器逻辑图如图3所示。
C A B 1 1 &
Y1
&
Y2
图3
例3的优先编码逻辑图
在优先编码器中优先级别高的信号排斥级别低的，即具有单 方面排斥的特性。
4.2.2 集成电路译码器
1、二进制译码器：输入端为n个，则输出端 为2n个，且对应于输入代码的每一种状态， 2n个输出中只有一个为1（或为0），其余全 为0（或为1）
2线—4线译码器 3线—8线译码器 4线—16线译码器
例：用与非门设计3线—8线译码器
解：（1）列出译码表：
A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 Y0 1 0 0 0 0 0 0 0 Y1 0 1 0 0 0 0 0 0 Y2 0 0 1 0 0 0 0 0 Y3 0 0 0 1 0 0 0 0 Y4 0 0 0 0 1 0 0 0 Y5 0 0 0 0 0 1 0 0 Y6 0 0 0 0 0 0 1 0 Y7 0 0 0 0 0 0 0 1
G2 G2 A G2 B
输
出
G2
1 × 0 0 0 0 0 0 0 0
Y7
1 1 1 1 1 1 1 1 1 0
Y6
1 1 1 1 1 1 1 1 0 1
Y5
1 1 1 1 1 1 1 0 1 1
Y4
1 1 1 1 1 1 0 1 1 1
Y3
1 1 1 1 1 0 1 1 1 1
Y2
1 1 1 1 0 1 1 1 1 1
Y15 Y 14 Y13 Y 12 Y 11 Y 10 Y 9 Y 8 Y7 Y 6 Y 5 Y 4 Y 3 Y 2 Y1 Y0
Y7 Y 6 Y Y Y 3 Y 5 Y 1 Y 5 4 0 74LS138(2) G 1 G 2A G 2B A2 A1 A 0 +5v
Y7 Y 6 Y5 Y 4 Y 3 Y 2 Y 1 Y 0 74LS138(1) G 1 G 2A G 2B A2 A1 A 0
74LS148的符号图和管脚图
10 11 12 13 1 2 3 4 5 I0 I1 I2 I3 I4 I5 I6 I7 S Y0 Y1 Y2 7 4LS1 48 YEX 9 7 6 14 1 2 3 4 5 6 7 8 16 15 14 7 4LS1 48 1 3 12 11 10 9 (b ) VCC YS YEX I3 I2 I1 I0 Y0
第四章 常用组合逻辑功能器件
4.1 编码器 4.2 译码器/数据分配器 4.3 数据选择器 4.4 数值比较器 4.5 算术逻辑电路 4.6 CAD例题
4.1 编码器
•编码器的基本概念及工作原理
编码——将特定含义的输入信号（文字、数字、 符号）转换成二进制代码的过程. 能够实现编码 功能的数字电路称为编码器。 一般而言，N个不同的信号，至少需要n位二进制 数编码。 N和n之间满足下列关系: 2n≥N
Ys (a )
15
I4 I5 I6 I7 S (E) Y2 Y1 GND
74LS148 功 能 表
输入使能端 S
1
I7
×
I6
×
I5
×
输 I4
×
I3
×
入 I2
×
I1
×
I0
×
Y2
1
输 Y1
1
出 Y0
1
扩展 YEX
1
使能输出
1 YS 0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
×
×
×
×
×
×
×
0
0
0
0
1
0
1
0
×
×
×
×
(3)由真值表写出各输出的逻辑表达式为：
A2 I 4 I 5 I 6 I 7
A1 I 2 I 3 I 6 I 7
A0 I1 I 3 I 5 I 7
用门电路实现逻辑电路：
A2 &
A1 &
A0 &
1
1
1
1
1
1
1
1
I7
I6
I5
I4
I3
I2
I1
I0
二，非二进制编码器（以二－十进制编码器为例）
一、二进制编码器：
常见的编码器有8线-3线（有8个输入端，3个输出端）， 16线—4线（16个输入端，4个输出端）等等。 例1：设计一个8线-3线的编码器
解：
（1）确定输入输出变量个数:由题意知输入为I0～I78 个，输出为A1、A2 、A3。 （2）编码表见下表：（输入为高电平有效）
编码器真值表 输 I0 I 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 入 输 出
Y3 I 8 I 9 Y2 I8I9 I 4 I5 I6 I7
I4I5I6I7 Y 1 I 2 I3 I6 I7 I2I3I6I7 Y0 I1 I 3 I 5 I 7 I 9 I1I 3 I 5 I 7 I 9
该编码器为8421BCD码的编码器，当I8和I9为1时， Y3为1，前页所示真值表并非完全的真值表。 如果要化简，可以列出所有最小项的值，后面的全 为无关项。
Y0
Y1
Y2 Y3 Y4
Y5 Y6 GND
A0
A1
A2
A3
(a) 引脚排列图
(b) 逻辑功能示意图
译码器的应用
（1）实现逻辑函数
由于译码器的每个输出端分别与一个最小项相 对应，因此辅以适当的门电路，便可实现任何组 合逻辑函数。 例1 试用译码器和门电路实现逻辑函数
Y AB BC AC
D0 D1
输
D2 D3 D4 D5
出
D6 D7
使能端 的作用
G 1 G2 A G2 B
H L L L L L L L L H L L L L L L L L
译码 功能
L H H H H H H H H
H H H L L H H L H H H L H H H L H H H
Y1
1 1 1 0 1 1 1 1 1 1
Y0
1 1 0 1 1 1 1 1 1 1
× × × × × × 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
功能表_电平
74LS138 的功能表
输 入 B2 L L L L H H H H B1 L L H H L L H H B0
解：
（1）将逻辑函数转换成最小项表达式，再转换成与 非—与非形式。
Y ABC ABC ABC ABC
=m3+m5+m6+m7
= m m m m 3 5 6 7
（2）该函数有三个变量，所以选用3线—8线译码 器74LS138。 用一片74LS138加一个与非门就可实现逻辑函数 Y，逻辑图如图1所示。
I2 I3 I4 I5 I6 I7 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1
A2 A A0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
4.2 译码器/数据分配器
4.2.1 译码器的基本概念及工作原理
– 译码：编码的逆过程，即将输入代码“翻译” 成特定的输出信号。 – 译码器：实现译码功能的数字电路。 – 分类:唯一地址译码器和代码变换器。