一种改进型8位50MSPS流水逐次逼近A_D转换器
逐次逼近型A／D转换器的实现
逐次逼近型A／D转换器的实现第2卷第1期20OO年3月辽宁师专JournalofU舯Ⅱ.耻T曲曲惦vd.2No.1Mar2O00z—z逐次逼近型A/D转换器的实现董筮(铁岭师专铁岭112001)摘要随着计算机技术迅猛发展,数宇电路所占的比重越来越大,因而MD转换器电路也得到了越来越广泛的应用MD转换电路能实现模拟物理量向数宇量的转换其中应用最广泛的是逐次逼进型MD转换器,它可以有宽的工作范围和8—16比特的丹辨率关键词MD转换器模拟物理量数学物理量比特分辨率-_————_'——-——●—●一,,———,—_●一--__-'一下n,,,lMD转换器的工作原理lr.)?/.AdD转换器是一个把模拟信号变成数字信号的电路,转换过程的示意如图1—1所示(b)010l00l01011010(c)圉1--1收藕日期:2001图(a)表示输入模拟信号,A/D转换器首先将输入模拟信号取样,如图(b)所示,为保证不产生取样过程的失真,取样频率必须满足取样定理的要求,所得取样信号是一个在时间上离散而在幅度值上连续的信号序列.然后,对这个序列中的每个取样值进行量化,因为数字信号只能表示有限个数值,而取样信号的幅度值是过续的,这就需要将取样信号的幅度值用数字信号所表示的有限个数值中最接近的一个来表示,如图(b)所示,这个过程称为量化.最后,将已量化的信号用数字信号表示,如图(c)所示,从而完成模拟信号到数字信号的转换.在电路实现中,后两个步骤往往结合在一起,没有明显的界限.2A/D转换器的实现方法从前面对.AdD转换器工作原理的说明可以看出,实现.AdD转换的过程就是用一个数字信号所能董敏避丧逼近型MD转换嚣的实现表示的当转换某一个取样值时,只需去寻找最接近这个取样值的那个数字值,该数字值所对应的数字信号就是转换的结果.所以,MD转换过程是一个搜索过程.如果取样值越多,数字信号所能分辨的模拟信号的幅度变化就越细,表示该A/D转换器的分辨率越高.若假定输入模拟信号的最大幅度为A,数字信号的字长为jv,即每个取样值用个码元(个比特)表示,则该数字信号可以表示2个离散值,它能够准确表示的数值之间的间隔是::=,这个间隔一l也称为分层电平,由于量化所产生的最大的量化误差是:e=±=—,分析表明,如一一l果输入模拟信号是随机信号,且其幅度大于分层电平,则由于对取样序列进行量化而产生的量化误差的统计特性具有白噪声的性质,即在等于取样频率一半的频带内,其功率谱密度(,)^2是均匀分布的,如图1—2所示.总噪声能量为%=,即量化噪声的总能量仅与分层电平有1关.这是一个很重要的性质,可以利用它提高A,D转换器信噪比3逐次逼进型MD转换器这是最广泛应用的一种串联MD转换器,可以有宽的工作速度范围和8—16hit分辨率.基本结构如图1—3所示∽田l一2田t--3设定MD转换器不产生过载的幅度为,通常称其为全标度幅度.转换开始,首先通过移位寄存器的控制在逐次逼近寄存器中建立起一个模拟数值等于的状态,经D/A转换成模拟信号,与输入模拟信号在比较器的输入端比较,以确定最高位MBS.如果输入信号大于D,_^转换输出值,输出的b为1;如果输入信号小于DIA转换输出值,,输出的为0.在计算第二个比特时.搜索路径与第一个比特有关,当6为1时,通过移位寄存器的控制在逐次逼近寄存器中建立起一个模拟数值等于3/4的状态,在与输入信号比较,如果输入信号大,则第二个比特的输出值为1,即取指点索路径的上部支路,b:为1;如果输入信号小,则第二个比特的输出值为0,即搜索路径下部支路,6:为0.如此进行下去,直至完成确定的位数Ⅳ为止.参考文献l秦世才,贾香鸾.模拟电子技术基础2阎石.数字电子技术基础3翟田辉,冯毛官.数字逻辑电路4王魁巨,李新茎.计算机电子线路与数字逻辑.东北太学出版社5侯炳辉.计算机组成原理与系统结构.清华大学出版社(责任编辑邵宝善j。
纳米级CMOS逐次逼近AD转换器设计研究与实现
纳米级CMOS逐次逼近A/D转换器设计研究与实现作为片上系统(SoC: System-on-Chip)的一种重要模块单元,A/D转换器(ADC: Analog-to-Digital Converter)的应用日益广泛。
集成电路工艺尺寸的不断减小在推动数字电路迅速发展的同时增加了高性能模拟电路的设计难度,A/D转换器作为典型的数模混合信号电路,在纳米级CMOS工艺下既面临着机会也面临着挑战。
作为应用最为广泛的一种ADC类型,逐次逼近(SAR: Successive Approximation Register)A/D转换器所含模拟电路较少,具有结构简单、功耗低、易集成等优点,在纳米级CMOS工艺下有很好的发展前景。
基于多种SAR ADC结构类型,采用理论分析推导结合Matlab建模验证的方式,对SAR ADC D/A转换网络无源元件匹配性以及能耗进行了研究。
详细分析和讨论了SAR ADC中比较器、开关以及电压基准的设计技术。
在以上研究的基础上,基于纳米级CMOS工艺设计实现了两种SAR A/D转换器。
基于SMIC 65nm CMOS低漏电工艺设计实现了一种8通道12-bit 200kS/s触摸屏SAR A/D转换器。
提出了一种新型R-C混合式D/A转换结构,通过一种二进制比例的电容对实现了电阻梯的复用,减小了转换器的面积,整个ADC的面积小于0.13mm~2。
提出了一种与SAR ADC工作原理完全兼容并且不增加任何额外时序逻辑的新型失调消除技术,有效减小了伪差分比较器的失调电压。
提出了一种结合双端分段非线性补偿、对数项消除技术以及混合模式拓扑输出的新型温度补偿技术,提高了ADC内部电压基准源的温度稳定性。
测试结果显示,12-bit SAR ADC具有70.13dB的信噪失真比(SNDR: Signal toNoise and Distortion Ratio),失调误差为1.28LSB,功耗仅为2.8mW,满足触摸屏SoC的应用要求。
用低分辨率A／D和D／A芯片组成高分辨率A／D转换电路的精度分析...
用低分辨率A／D和D／A芯片组成高分辨率A／D转换电
路的精度分析...
胡晨旭
【期刊名称】《电子技术应用》
【年(卷),期】1989(000)008
【摘要】一、前言用低分辨率(8位)逐次逼近型A/D和D/A芯片组成高分辨率(14～16位)A/D转换电路能以较低的代价换取较高的转换速率和分辨率,在目前高分辨率逐次逼近型A/D器件尚相当昂贵的情况下是可取的。
但如果该类电路的精度仍只能保持8位,即其低位数值(8～13位或15位)并非输入模拟器的正确反映,并且其差值亦不是一个恒量,则它的实用意义仍不大。
对于测控系统而言,或许只是无谓地耗费了系统的资源(包括CPU,总线和RAM等),而没有达到提高精度的目的。
本文拟以一个8位A/D和8位D/A芯片组成的15位A/D转换电路为例,对可能产生的误差作一简单的分析,并介绍软件补偿方法。
【总页数】5页(P38-41,29)
【作者】胡晨旭
【作者单位】无
【正文语种】中文
【中图分类】TP335.1
【相关文献】
1.从低分辨率压缩视频流恢复高分辨率图像 [J], 刘潇;陈燕
2.高分辨率与低分辨率3D-SPACE序列在磁共振胰岛管水成像中的应用对比 [J], 肖建明;彭涛;王宗勇;王娜
3.一种从低分辨率图像序列获取高分辨率图像的算法 [J], 赵凌君;孙即祥
4.一种由低分辨率投影重建高分辨率图像的方法 [J], 张顺利;解争龙
5.利用高分辨率影像验证低分辨率遥感数据的分类精度研究 [J], 黄婷;师庆三;师庆东;阿斯姆古丽·阿纳耶提
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8位逐次比较型adc转换器的逻辑电路
8位逐次比较型adc转换器的逻辑电路下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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微机原理答案
冯·诺依曼型运算机的设计方案有哪些特点？【解答】冯·诺依曼型运算机的设计方案是“存储程序”和“程序操纵”，有以下5方面特点：（1）用二进制数表示数据和指令；（2）指令和数据存储在内部存储器中，按顺序自动依次执行指令；（3）由运算器、操纵器、存储器、输入设备和输出设备组成大体硬件系统；（4）由操纵器来操纵程序和数据的存取及程序的执行；（5）以运算器为核心。
微处置器和微型运算机的进展经历了哪些时期各典型芯片具有哪些特点？【解答】经历了6代演变，各典型芯片的特点如表1-1所示。
表1-1 微处置器的进展及典型芯片的特点进展时期类别典型芯片及性能特点第一代（1971~1973年）4、8位低档微处置器Intel 4004集成2300多个晶体管，主频108KHz，寻址640Byte，指令系统简单；Intel 8008采纳PMOS工艺，集成3500晶体管，大体指令48条，主频500KHz。
（1974~1977年）8位中高级微处置器Intel 8080采纳NMOS工艺，集成6000晶体管，主频2MHz，指令系统较完善，寻址能力增强，运算速度提高了一个数量级。
第三代（1978~1984年）16位微处置器Intel 8086采纳HMOS工艺，集成29000晶体管，主频5MHz/8MHz/10MHz ，寻址1MB。
Intel 80286集成度达到万晶体管，主频20MHz。
第四代（1985~1992年）32位微处置器Intel 80386集成万个晶体管，主频33MHz，4GB物理寻址。
有分段存储和分页存储部件，可治理64TB虚拟存储空间。
Intel 80486集成120万个晶体管，包括浮点运算部件和8KB的一级高速缓冲存储器Cache。
第五代（1993~1999年）超级32位Intel Pentium、Pentium Pro、Pentium MMX、Pentium II、Pentium III、Pentium 4微处置器等，采纳新式处置器结构，数据加密、视频紧缩和对等网络等方面性能有较大幅度提高。
目前常用的AD芯片（TI公司）
⽬前常⽤的AD芯⽚（TI公司）⽬前AD/DA的常⽤芯⽚介绍：TI公司AD/DA器件：1)TLC548/549TLC548和TLC549是以8位开关电容逐次逼近A/D转换器为基础⽽构造的CMOSA/D转换器。
它们设计成能通过3态数据输出与微处理器或外围设备串⾏接⼝。
TLC548和TLC549仅⽤输⼊/输出时钟和芯⽚选择输⼊作数据控制。
TLC548的最⾼I/OCLOCK 输⼊频率为2.048MHz,⽽TLC549的I/OCLOCK输⼊频率最⾼可达1.1MHz。
TLC548和TLC549的使⽤与较复杂的TLC540和TLC541⾮常相似；不过，TLC548和TLC549提供了⽚内系统时钟，它通常⼯作在4MHz且不需要外部元件。
⽚内系统时钟使内部器件的操作独⽴于串⾏输⼊/输出端的时序并允许TLC548和TLC549象许多软件和硬件所要求的那样⼯作。
I/OCLOCK和内部系统时钟⼀起可以实现⾼速数据传送，对于TLC548为每秒45,500次转换，对于TLC549为每秒40,000次的转换速度。
TLC548和TLC549的其他特点包括通⽤控制逻辑，可⾃动⼯作或在微处理器控制下⼯作的⽚内采样-保持电路，具有差分⾼阻抗基准电压输⼊端，易于实现⽐率转换(ratiometricconversion).定标(scaling)以及与逻辑和电源噪声隔离的电路。
整个开关电容逐次逼近转换器电路的设计允许在⼩于17µs的时间内以最⼤总误差为±0.5最低有效位(LSB)的精度实现转换。
2)TLV5616TLV5616是⼀个12位电压输出数模转换器(DAC),带有灵活的4线串⾏接⼝，可以⽆缝连接TMS320.SPI.QSPI和Microwire串⾏⼝。
数字电源和模拟电源分别供电，电压范围2.7～5.5V。
输出缓冲是2倍增益rail-to-rail输出放⼤器，输出放⼤器是AB类以提⾼稳定性和减少建⽴时间。
rail-to-rail输出和关电⽅式⾮常适宜单电源。
几款模数转换器芯片电路原理
模数转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件。
通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。
本文介绍几款模数转换器芯片电路原理。
1、AD9280AD9280器件是一款单芯片、8位、32 MSPS模数转换器（ADC），主要介绍了AD9280特性、应用范围、参考设计电路以及电路分析，帮助大家缩短设计时间。
AD9280介绍：AD9280是一款单芯片、8位、32 MSPS模数转换器（ADC），采用单电源供电，内置一个片内采样保持放大器和基准电压源。
它采用多级差分流水线架构，数据速率达32 MSPS，在整个工作温度范围内保证无失码。
AD9280特点：与AD876-8引脚兼容功耗：95 mW（3 V电源）工作电压范围：+2.7V至+5.5V微分非线性（DNL）误差：0.2 LSB省电（休眠）模式AD9280内部结构框图：图1 AD9280的内部结构框图，展示了内部的构成AD9280参考设计电路：图2 AD9280典型应用电路2、AD7541AD7541器件是一款低成本、高性能12位单芯片乘法数模转换器，主要介绍了AD7541特性、应用范围、参考设计电路以及电路分析，帮助大家缩短设计时间。
AD7541介绍：AD7541A是一款低成本、高性能12位单芯片乘法数模转换器。
该器件采用先进的低噪声薄膜CMOS技术制造，并提供标准18引脚DIP和20引脚表贴两种封装。
AD7541A与业界标准器件AD7541在功能和引脚上均相兼容，并且规格和性能都有所改进。
此外，器件设计得到改进，可确保不会发生闩锁，因此无需输出保护肖特基二极管。
AD7541特点：AD7541的改进版本完整的四象限乘法12位线性度（端点）所有器件均保证单调性TTL/CMOS 兼容型低成本无需保护肖特基二极管低逻辑输入泄漏AD7541内部结构框图：图3 AD7541的内部结构框图，展示了内部的构成AD7541参考设计电路：图4 AD7541典型应用电路3、AD7694AD7694器件是一款3通道、低噪声、低功耗、24位Σ-Δ型ADC，内置片内仪表放大器，主要介绍了AD7694特性、应用范围、参考设计电路以及电路分析，帮助大家缩短设计时间。
使用ADC0809的AD转换实验
实验二 使用ADC0809的A/D 转换实验一、实验目的加深理解逐次逼近法模数转换器的特征和工作原理，掌握ADC0809的接口方法以及A/D 输入程序的设计和调试方法。
二、预备知识逐次逼近法A/D 也称逐次比较法A/D 。
它由结果寄存器、D/A 、比较器和置位控制逻辑等部件组成，如图5－1所示。
图5－1三、实验内容1 、实验原理本实验采用 ADC0809 做 A/D 转换实验。
ADC0809 是一种8路模拟输入、8位数字输出的逐次逼近法A/D 器件，转换时间约100us ，转换精度为±1/512，适用于多路数据采集系统。
ADC0809片内有三态输出的数据锁存器，故可以与8088微机总线直接接口。
IN-026msb2-1212-220IN-1272-3192-418IN-2282-582-615IN-312-714lsb2-817IN-42E OC7IN-53ADD-A 25IN-64ADD-B 24ADD-C 23IN-75ALE22ref(-)16E NABL E 9ST ART 6ref(+)12CLOCK 10UB43ADC0809123UB42A 74L S02456UB42B 74L S02E B4122U/16VCB41103RB41510IORIOWVCCADD0ADD1ADD2GNDGNDGNDVre f+5VIN6IN7IN1IN2IN3IN4IN5D7D0D1D2D3D4D5D6E OC/EOCIN0CS_0809CLK_080912UA32A 74L S04WA5110K VCCGNDRA51100V1Y61MHZ图中ADC0809的CLK 信号接CLK=，基准电压Vref(+)接Vcc 。
一般在实际应用系统中应该接精确+5V ，以提高转换精度，ADC0809片选信号0809CS 和/IOW 、/IOR 经逻辑组合后，去控制ADC0809的ALE 、START 、ENABLE 信号。
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第39卷第3期2009年6月微电子学MicroelectronicsVo l 39,N o.3Jun.2009收稿日期:2008 10 29;定稿日期:2008 12 29基金项目:国家自然科学基金重大研究计划面上项目(90407001);深圳市科技计划项目一种改进型8位50M SPS 流水逐次逼近A/D 转换器阳 广1,王百鸣2,李昆华2,单宝忠1(1.深圳大学光电子学研究所,广东深圳518060; 2.深圳大学信息工程学院EDA 技术中心,广东深圳518060)摘 要: 通过理论分析和实验仿真,提出了一种基于流水线技术的逐次逼近型ADC,分析了电路原理和电路结构;阐述了如何通过流水结构来提高逐次逼近型ADC 的性能。
相关测试表明,设计的A/D 转换器最高转换速度为50M SPS;在0.5M H z 输入信号下的信噪谐波比为45.7dB,在4.0MH z 输入信号下的信噪谐波比为31.6dB 。
关键词: A/D 转换器;采样保持器;流水线结构中图分类号:T N79+2文献标识码:A文章编号:1004 3365(2009)03 0311 04An Improved 8 Bit 50MSPS Pipelined Successive Approximation A/D ConverterYANG Guang 1,WANG Baiming 2,LI Kunhua 2,SH AN Baozhong1(1.I nstitu te of Optoele ctr onics ,S he nzh en Univ er sity ,S he nzh en,G uang dong 518060,P.R.China;2.T he EDA Technology Center ,College of Inf ormation Engineering ,Shenzhen U niv ersity ,Shenzhen,Guangdong 518060,P.R.China)Abstract: Based o n theor et ical analysis and experimental simulation,an impr oved pipeline based successive a ppro x imatio n A /D co nv erter was pr esented.T he principle and str ucture of the circuit was analyzed.T echniques to improv e the per for mance o f A /D conver ter w ith pipelined cir cuit str ucture wer e illustrat ed.T est results show ed that the pro po sed A /D co nv erter had a max imum sampling rate up to 50M SPS,an SIN A D of 45.7dB and 31.6dB at 0.5M H z and 4.0M H z input signals,respect ively.Key words: A/D convert er;Sample and ho ld amplifier ;P ipelined st ruct ur e EEACC : 1265H ;12801 引言逐次逼近型A/D 转换器(ADC)的转换原理就如同用天平去称量一个未知重量的物体一样,需要不停地给逐次比较寄存器加、减用于比较的砝码。
一个N 位输出的逐次逼近型ADC 完成一次转换共需要N+2个时钟周期,转换速度受到限制。
文献[1]综述了多种方法,尝试用更少的时钟周期完成一次转换。
其中效果较好的一种ADC [2],其仿真性能达到10位41MSPS,使用2个D/A 转换器,为3个比较器提供参考电压,完成一次转换的时钟周期可减少1/2。
EPSCO 的6位10M SPS ADC[3]运用一种传播式转换方法,通过精确匹配的延迟线实现ADC 模块电路,但延迟线的精确度毕竟要限制ADC 的精度和速度[3]。
而一般结构的逐次逼近型ADC,速度更是无法突破[4]。
本文在EPSCO 6位10MSPS ADC[3]电路结构的基础上进行了改进,引入采样保持器,以替代延迟线;并通过双时钟使采样保持器与数字锁存器同步,把N 个逐次比较过程拆分成N 级比较;完成一次转换只需要一个时钟周期,实现了最高转换速度为50M SPS 的流水结构逐次逼近型A/D 转换器。
2 电路基本工作原理取比特数n =4为例,以方便叙述电路基本工作原理。
图1是一个4位流水逐次逼近型ADC 的结构框图。
从图1可以看出,此电路共分为4级。
由3级采样保持器(Delay )、4个比较器(COM )、3个D/A 转换器和3个移位寄存器组成[3]。
图1中,CLK 端的时钟波形如图2所示,假设T 0、T 1、T 2、T 3、T 4时刻输入V in 依次为采样值1.99V 、1.68V 、1.18V 、0.89V 、0.23V,基准电压V r =2V。
T 0时刻,系统开始转换,V in =1.99V,V r /2=1V,通过比较器COM 1比较,其结果a 11=1。
T 1时刻,a 11=1锁存到DFF1,得a 12=1;同时,V in =1.99V,通过采样保持器移到V 1= 1.99V 。
T 1时刻后,V in 更新为1.68V;比较得a 11=1;a 12经DA1转换器输出模拟信号P 1=V r /4+a 12*V r /2=1.5V,P 1再与V 1比较,得a 22=1。
T 2时刻,a 12=1、a 22=1分别被锁存到DFF2、DFF3,得a 13=1、a 23=1;a 11=1被锁存到DFF1,得a 12=1;同时,V 1=1.99V 通过采样保持器被锁定,得V 2= 1.99V;V in = 1.68V 通过采样保持器被锁定,得V 1= 1.68V 。
同样,T 2时刻后,V in 更新为1.18V;比较得a 11=1;a 13=1、a 23=1经DA2转换器,使其输出模拟信号P 2=V r /8+a 23*V r /4+a 13*V r /2=1.75V,P 2再和V 2=1.99V 比较,得a 33=1;a 12=1经DA1转换器,使其输出模拟信号P 1=V r /4+a 12*V r /2=1.50V,P 1再与V 1=1.68V比较,得a 22=1。
同样思路,T 3时刻后,得a 14=1,a 24=1,a 34=1,a 44=1;a 13=1,a 23=1,a 33=0;a 12=1,a 22=0;a 11=0。
P 3=1.875V,P 2=1.75V,P 1=1.5V 。
至此,得到对应第0个采样值1.99V 的完整转换数据a 14、a 24、a 34、a 44=1111。
类似地,T 4时刻后,得到对应第1个采样值1.68V 的完整转换数据1101;T 5时刻后,得到对应第2个采样值1.18V 的完整转换数据1001; ,余类推。
随着每一个时钟周期的结束,完整的ADC转换数据像流水一样,依次逐个到来。
表1为电路转换开始最初四个时钟周期各信号的流水传播情况。
由表1可以看出,AD 转换开始,T 0到T 2时刻,a 14、a 24、a 34、a 44输出为不确定数据。
直到T 3时刻后,每个时钟周期的上升沿可以输出一个完整的数据。
所有器件在每个周期里都工作,提高了转换速度。
表1 信号转换流水Table 1 Pipelining of signal conversion 信号T 0T 1T 2T 3T 4V in /V 1.99 1.68 1.180.890.23V 1/V 1.99 1.68 1.180.89V 2/V 1.99 1.68 1.18V 3/V 1.99 1.68a 1111100a 12 1110a 221101a 13 111a 23 110a 33 100a 14 11a 24 11a 34 10a 44113 电路模块将图1中的4位扩充,引入采样保持器,以替代延迟线;并通过双时钟使采样保持器与数字锁存器同步,形成8位50M SPS 流水逐次逼近ADC,如图3所示。
下面分别介绍其中的重要电路模块。
3.1 采样保持器模块采样保持器模块是本文ADC 设计的难点。
如图4所示,采样保持模块由1个差分时钟电路、1个SH A 电路和7个双SH A [5]电路构成。
双SH A 电路其实是两个普通的采样保持电路。
时钟clk 高电平到来时,时钟/clk 为低电平;一个SH A 电路工作在采样阶段,而另外一个SH A 电路工作在保持阶段,反之亦然,以确保模拟信号和数字信号在时间上的准确同步传输。
输入信号为2M H z 时,SH A7输出的波形如图5所示。
3.2 电压比较模块图3所示的COM 模块由8个高速比较器M AX 998(传输延时t p =20ns)并列组成,其单个电路如图6所示。
图6 比较器电路F ig.6 Co mpar ator circuit3.3 DA 模块和解决常数相加问题由图1或图3可知,要实现8位流水逐次逼近型ADC,共需要7个不同位数的DA C(从第二级开始依次为2位,3位,一直到最后一级的8位)。
第2节中,DA i 的输出电压表达式P i 总是有个常数(1/2i )*V r /2。
为了解决该常数的相加问题,每个DA C 留出1位最低位,用于产生该常数。
容易得出P 7=V r /256+a 74V r /128+a 64V r /64+a 54V r /32+a 44V r /16+a 34V r /8+a 24V r /4+a 14V r /2(1)再看图7,最低位DB0恒接高电平!1∀,DB7到DB1分别接a 14到a 74。
由于最低位DB0输入恒接高电平!1∀,该电路的输出刚好符合P i 表达式。
其他DA C 有同样的接法。
比如,产生P 6的DAC 的最低位输入恒接高电平!1∀, ,产生P 1的DA C 的最低位输入恒接高电平!1∀。
图7 D/A 转换器电路Fig.7 D/A co nv erter circuit3.4 锁存器模块锁存器(latch)模块由32个D 触发器组成。
该模块的主要功能是完成比较器输出结果的锁存,再送DAC 模块,完成ADC 最后结果的锁存输出。
4 电路仿真结果及分析4.1 仿真结果图8为ADC 在50MSPS 采样率、2M H z 正弦输入信号(幅值为2V)的采样条件下工作的仿真结果。