逐次逼近寄存器型ADC设计报告
逐次逼近寄存器型ADC设计报告
组 员（学 号）： 张健 20083474
单炯 20083478
崔亚军 20083479
朱小龙 20083498
专 业（年 级）：集成电路设计与集成系统
课 程 名 称 ：
提 交 日 期 ：
逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 2 - 一、组员分工：
序 号 组 员 承 担 工 作
1 张健 版图
2 单炯 模拟（其他模块）
3 崔亚军 数字（SAR逻辑）
4 朱小龙 （DAC、SH）
二、项目设计要求：
设计一个12bit逐次逼近寄存器型模数转换器SAR ADC
三、项目参数要求：
分 辨 率 12bit
采样频率 100KHz
功 耗
< 2mW
电源电压 2.5V
面 积 < 3mm2
工作温度 0~80℃
工艺技术 0.25um
四、项目设计内容：
1. 逐次逼近寄存器型模数转换器（SAR ADC）整体结构：
Analog In S/H
DAC
SAR LOGIC VDAC
VCOMP Vin
SAR REGISTER COMPARE
图1 逐次逼近寄存器型模数转换器工作原理框图 逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 3 - 2. 逐次逼近寄存器型模数转换器（SAR ADC）的特点及应用：
特点：中级转换速度，低功耗，高精度，小尺寸
应用：便携式仪表、笔输入量化器，工业控制和数据/信号采集器等
3. 逐次逼近寄存器型模数转换器（SAR ADC）工作原理：
SAR ADC其基本结构如图1所示，包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。模拟输入电压VIN由采样保持电路采样并保持，为实现二进制搜索算法，首先由SAR LOGIC控制N位寄存器设置在中间刻度，即令最高有效位MSB为“1”电平而其余位均为“0”电平，此时数字模拟转换器DAC输出电压VDAC为0.5VREF，其中VREF为提供给ADC的基准电压。由比较器对VIN和VDAC进行比较，若VIN>VDAC，则比较器输出“1”电平，N位寄存器的MSB保持“1”电平；反之，若VIN
4. 逐次逼近寄存器型模数转换器（SAR ADC）各子模块设计：
子模块1： 比较器（COMPARE）
（1） 电路结构：(给出电路结构图)
逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 4 -
（2） 工作原理：
比较器的部分是模拟和数字转换的一个通道，通过比较电压的高低来确定数字信号，来达到逐次逼近的目的，当生成的电压高于基准电压的时候，比较值为
0 ，就会生成一个比刚才小 一点的电压继续比较，如果基准电压高于生成的电压，那么比较值为 1 ，就会生成一个高一点的电压。
实际上，比较器的输出由低电平转换到高电平时，或者从高电平转换到低电平时，需要一定的时间（决定电压比较器的响应），其次由于比较器的增益是有限的，并且存在失调电压， 因此它的输入端将出现不确定的电压，该不确定电压将直接影响到电压比较器的灵敏度（对输入端电压判别的灵敏度）。电压比较器的开环增益越高，失调电压越小，则其不确定电压越小， 即灵敏度越高左端的恒流源电路时产生一个30uA 的电流，然后通过电流镜镜像到比较器的内部。
（3） 参数设定：
M1 M2 M3 M4 M5 M6 M7 M8
P/N N N P P N P N N
W/L（u） 3/1 3/1 4.5/1 4.5/1 4.5/1 38/1 35/1 4.5/1
逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 5 - C1 C2
0.2pf 5pf
（4） 仿真网表：
.lib 'mix025_1.l'tt
vdd vdd gnd 2.5
vin1 vin1 gnd 1.2
* vin1 vin1 gnd pwl 0 1.25 1u 2v 2.3u 2.2v 2.5u 1.3v 5u 1.7v //动态仿真
*vin2 vin2 gnd sin 1.25 1.25 1200k //动态仿真
Vin2 vin2 gnd pwl(0 0 10u 2.5)
C1 N38 Gnd 0.2pF
C2 out Gnd 5pF
M3 N37 vin1 N36 Gnd nch L=1u W=3u
M4 N36 vin2 N38 Gnd nch L=1u W=3u
M5 Gnd N35 N35 Gnd nch L=1u W=4.5u
M6 N36 N35 Gnd Gnd nch L=1u W=4.5u
M7 out N35 Gnd Gnd nch L=1u W=35u
M8 Vdd N37 N37 Vdd pch L=1u W=4.5u
M9 N38 N37 Vdd Vdd pch L=1u W=4.5u
M10 out N38 Vdd Vdd pch L=1u W=38u
i11 Vdd N35 30uA
.tran 10n 10u
*.tran 10n 5u //动态仿真
.print v(out) v(vin1) v(vin2)
.end
（5） 仿真结果： Vdd Ibias
2.5V 30uA 逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 6 - （要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）
功能仿真
动态仿真
动态仿真结果将一正弦信号和一不确定信号进行比较，说明比较器能够实现此功能。
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- 7 - （6） 版图：
（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）
子模块2： 采样保持电路(S/H)
（1）电路结构：(给出电路结构图)
（2）工作原理：
采样保持电路的电路结构为：传输门开关，采样电容器，保持电路。其中保持电路为电压跟随器，当开关导通的时候，通过外加信号给电容充电，断开后由于电容无法放电，将继续保持原来的电压，这个电压被电压跟随器保持下来，这样的结构就构成了采样保持电路。
采样保持电路的传输门电路如下：
传输门为低电平导通，原理为：分别由 Nmos 和 Pmos 的源和漏链接传输门的两端，然后 Nmos和 Pmos 的栅极分别加载上相反的电压，当 Nmos 加高电平， Pmos 加低电平的时候，传输门导通，当 Nmos 加低电平， Pmos 加高电平的时候，传输门关闭。同时用 Nmos 和 Pmos 来做传输门可以减少传输中的阈值损失。采样保持电路使用了电压跟随器，即上图中的运放的（ in- ）逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 8 - 端口直接连入（ OUT ）。
（3） 参数设定：
M1 M2 M3 M4 M5 M6 M7 M8 M9 M10 M11
M12
P/N P N P N N N N N P P P P
W/L(u) 15/1 3/1 15/1 3/1 4.5/1 4.5/1 3/1 3/1 15/1 15/1 94/1 14/1
C1 C2 C3
pf 1 3 3
（4）仿真网表：
.lib 'mix025_1.l'tt
vin in gnd sin 1.25 1.25 0.1meg
vk k gnd pulse(2.5 0 0.1n 1n 1n 1u 5u)
C1 N1 out 3pF
C2 out Gnd 3pF
C3 N4 Gnd 1pF
M4 N3 K Gnd Gnd nch L=1u W=3u
M5 N4 N3 in Gnd nch L=1u W=3u
M6 N2 N2 Gnd Gnd nch L=1u W=4.5u
M7 N10 N2 Gnd Gnd nch L=1u W=4.5u
M8 N1 N4 N10 Gnd nch L=1u W=3u
M9 N8 out N10 Gnd nch L=1u W=3u
M10 out N2 Gnd Gnd nch L=1u W=14u
M11 N3 K N6 N6 pch L=1u W=15u
M12 N4 K in N6 pch L=1u W=15u
M13 N8 N8 N6 N6 pch L=1u W=15u 逐次逼近寄存器型模数转换器（SAR ADC）设计报告
- 9 - M14 N1 N8 N6 N6 pch L=1u W=15u
M15 out N1 N6 N6 pch L=1u W=94u
i16 N6 N2 30uA
v17 N6 Gnd 2.5
.tran 10n 40us 10n
.print v(in) v(k) v(out)
.end
* End of main circuit: Module0
（5）仿真结果：
（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）
Simulink环境下的SAR ADC行为建模与仿真分析
Simulink环境下的SAR ADC行为建模与仿真分析
韩笑;孙玲;吴秀山
【摘 要】逐次逼近型模/数转换器由于电路复杂度较低,且功耗和速度等性能可以随着集成电路工艺的进步而不断提升,在高速、高精度ADC设计中被广泛应用.借助Matlab软件环境下的Simulink工具,该文以14位SAR ADC为例给出了电路的行为级建模方法,分析了SAR ADC采样频率、输入信号频率以及内部时钟之间的关系,充分讨论了Simulink下各模块的具体实现并给出了仿真结果.该分析为SAR
ADC的晶体管极电路设计与实现提供了重要参考依据.%The analog-to-digital
converter (ADC) of the successive approximation register (SAR) has been
widely used in the design of the high-speed and high-precision ADC
because its circuit complexity is low,and its performances such as power
dissipation and speed can be constantly improved with the improvement
of the integrated circuit technique.By virtue of the Simulink tool under
Matlab software environment,the 14-bit SAR ADC is taken as an example
to give the behavior modeling method of the circuit,and the relationship
among the sampling frequency,input signal frequency and internal clock of
stm32f103外部触发adc的工作原理
stm32f103外部触发adc的工作原理
STM32F103的ADC外设采用逐次比较的方式。逐次比较型ADC的工作原理可以类比天平称物体的过程。首先，我们假定要称一个21g的物体，并且我们有不同重量的砝码（如16g、8g、4g、2g、1g）。一开始我们并不知道物体的重量x，于是用16g的砝码与之比较，发现16g
在ADC中，这个过程被转化为数字转换。初始化时将逐次逼近寄存器各位清零；转换开始时，先将逐次逼近寄存器最高位置1，送入转换器（DIA），经转换后生成的模拟星送入比较器，称为Vo，与送入比较器的待转换的模拟量V进行比较，若Vo 以上信息仅供参考，如需了解更多信息，建议查阅STM32F103的ADC相关技术文档或咨询专业工程师。
逐次比较型ADC原理
逐次比较型ADC
1.转换方式
直接转换ADC
2.电路结构
逐次逼近ADC包括n位逐次比较型A/D转换器如图11.10.1所示。它由控制逻辑电路、时序产生器、移位寄存器、D/A转换器及电压比较器组成。
图11.10.1逐次比较型A/D转换器框图
3.工作原理
逐次逼近转换过程和用天平称物重非常相似。天平称重物过程是，从最重的砝码开始试放，与被称物体行进比较，若物体重于砝码，则该砝码保留，否则移去。再加上第二个次重砝码，由物体的重量是否大于砝码的重量决定第二个砝码是留下还是移去。照此一直加到最小一个砝码为止。将所有留下的砝码重量相加，就得此物体的重量。仿照这一思路，逐次比较型A/D转换器，就是将输入模拟信号与不同的参考电压作多次比较，使转换所得的数字量在数值上逐次逼近输入模拟量对应值。 对11.10.1的电路，它由启动脉冲启动后，在第一个时钟脉冲作用下，控制电路使时序产生器的最高位置1，其他位置0，其输出经数据寄存器将1000……0，送入D/A转换器。输入电压首先与D/A器输出电压（VREF/2）相比较，如v1≥VREF/2，比较器输出为1，若vI< VREF/2，则为0。比较结果存于数据寄存器的Dn-1位。然后在第二个CP作用下，移位寄存器的次高位置1，其他低位置0。如最高位已存1，则此时 vO=（3/4）VREF。于是v1再与（3/4）VREF相比较，如v1≥（3/4）VREF，则次高位Dn-2存1，否则Dn-2=0；如最高位为0，则vO=VREF/4，与vO比较，如v1≥VREF/4，则 Dn-2位存1，否则存0……。以此类推，逐次比较得到输出数字量。
为了进一步理解逐次比较A/D转换器的工作原理及转换过程。下面用实例加以说明。
设图11.10.1电路为8位A/D转换器，输入模拟量vA=6.84V，D/A转换器基准电压VREF=10V。
根据逐次比较D/A转换器的工作原理，可画出在转换过程中CP、启动脉冲、D7～D0及D/A转换器输出电压vO的波形，如图11.10.2所示。
sar adc典型电路结构
sar adc典型电路结构
SAR ADC（逐次逼近型模数转换器）是一种常用的模数转换器电路，具有高精度和低功耗的特点。它通过逐次逼近的方式，将模拟信号转换为数字信号。
SAR ADC的典型电路结构如下：
1. 采样保持电路（Sample and Hold Circuit）：用于将输入的模拟信号进行采样并保持，在转换过程中保持信号的稳定性。采样过程发生在采样脉冲的上升沿，保持脉冲的高电平期间，采样保持电路将输入信号模拟值保持不变。
2. 比较器（Comparator）：将采样保持电路输出的模拟信号与DAC（数字模拟转换器）输出的数字信号进行比较。比较器的输出为高电平或低电平，表示采样信号与参考信号的大小关系。
3. 逐次逼近寄存器（Successive Approximation Register）：用于存储和逐位逼近计算最佳数字输出。它通过串行输出控制信号，逐步逼近模拟信号的数字表示，以最终获得转换结果。
4. DAC（数字模拟转换器）：将逐次逼近寄存器的输出数字信号转换为模拟信号，用于与输入的模拟信号进行比较。
5. 控制逻辑电路（Control Logic）：用于控制ADC电路的整个工作过程。它根据比较器的输出信号，调整逐次逼近寄存器的状态，并控制采样保持电路和DAC的工作时序。
以上是SAR ADC的典型电路结构。在转换过程中，采样保持电路获取输入的模拟信号，比较器和DAC进行模拟信号与数字信号的比较和转换，逐次逼近寄存器完成数字信号的逐位逼近，最终得到模拟信号的数字表示。
SAR ADC的优点是功耗低、转换速度快、精度高，适用于对功耗和转换速度有严格要求的场景。然而，它的缺点是整体电路较为复杂，需要较大的面积和更多的控制逻辑电路，因此在一些应用中可能不适用。
多种ADC的分析比较
第 1 页 共 7 页 多种ADC的分析比较
A/D转换技术
现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度，一般的测控系统也希望在精度上有所突破，人类数字化的浪潮推动了A/D转换器不断变革，而A/D转换器是人类实现数字化的先锋。
逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的基带解调等方面。∑-Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。下面对各种类型的ADC作简要介绍。
1.逐次逼近型ADC
逐次逼近型ADC应用非常广泛的模/数转换方法，它包括1个比较器、1个数模转换器、1个逐次逼近寄存器(SAR)和1个逻辑控制单元。它是将采样输入信号与已知电压不断进行比较，1个时钟周期完成1位转换，N位转换需要N个时钟周期，转换完成，输出二进制数。这一类型ADC的分辨率和采样速率是相互矛盾的，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到限制。 第 2 页 共 7 页 优点：分辨率低于12位时，价格较低，采样速率可达1MSPS;与其它ADC相比，功耗相当低。
缺点：在高于14位分辨率情况下，价格较高;传感器产生的信号在进行模/数转换之前需要进行调理，包括增益级和滤波，这样会明显增加成本。
2.积分型ADC
积分型ADC又称为双斜率或多斜率ADC，它的应用也比较广泛。它由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分将输入的模拟电压转换成与其平均值成正比的时间间隔。与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。
逐次比较型adc工作原理
逐次比较型adc工作原理
嘿呀！今天咱们来好好聊聊逐次比较型 ADC 的工作原理呢！
首先呀，咱们得知道啥是 ADC 。哎呀呀，ADC 就是模拟数字转换器呀，它能把模拟信号转换成数字信号呢！那逐次比较型 ADC
又是啥呢？
逐次比较型 ADC 工作的时候呀，就像一个细心的侦探在一点点排查线索！它会有一个逐次逼近寄存器 ，哇，这个寄存器可重要啦！
它是怎么工作的呢？第一步呢，它会先把最高位设为 1 ，其他位设为 0 ，然后把这个数字输出去，通过一个数模转换器（DAC）变成模拟量 。哎呀呀，这个模拟量和输入的模拟信号比较一下，要是这个模拟量比输入的模拟信号大，那最高位就变回 0 ；要是小呢，就保持 1 。
接下来呢，第二步啦！它会把次高位设为 1 ，再重复上面的比较过程 ，就这样一步一步地，逐次比较下去，直到最低位 ！哇，是不是感觉很神奇呀？
在这个过程中呀，每次比较都是一次关键的判断呢！每一位的确定都像是在解决一个小谜题 。
哎呀呀，你想想，如果输入的模拟信号变化很快，逐次比较型
ADC 能跟得上吗？这可就需要它有足够快的速度和精度啦 ！
而且呀，逐次比较型 ADC 在很多领域都大有用处呢 ！比如在测量温度、压力的时候，它能把那些模拟的物理量准确地变成数字信号 ，让我们能更方便地处理和分析 。
怎么样，现在你对逐次比较型 ADC 的工作原理是不是有点清楚啦 ？
基于Verilog HDL的串行ADC控制电路设计与总结报告
基于Verilog HDL的串行ADC控制电路设计与总结报告
题目名称：
报告人 ： __
学院 ：
专业 ：
班级 ：
学号 ：
制作日期： __
目录
摘要……………………………………………………………………...1
第一章 串行ADC控制控制电路的功能介绍及Verilog HDL简介
...................................................................................................................3
1.1串行ADC控制控制电路的功能…………………………..…..3
1.2Verilog HDL简介……………………………………………………4
第二章组成模块简介……………………………………………..5
2.1组成模块…………………………………………………………….6
（1）、状态机……………………………………………………6
（2）、锁相环……………………………………………………8
（3）、累计器……………………………………………………10
（4）、多路选择器………………………………………………12
第三章 模拟仿真….…………………..……………………………….13
总结结论………………………………………………………………14
参考文献………………………………………………………………15
基于Verilog HDL的串行ADC
控制电路设计摘要
Verilog HDL的串行ADC控制电路设计，是使用高速10位逐次逼近式模数转换器（ ADC）芯片TLV1572，用Verilog HDL编程语言编写状态机按一定周期采样转换模拟信号。在Quartus2软件上完成顶层电路设计、状态机、锁相环、累加器、译码器、多路选择器等编程和封装。各个模块完成不同的任务，合在一起就构成了Verilog HDL的串行ADC控制电路设计，软件模拟直接在Quartus2上进行。
sar adc 原理
sar adc 原理
SAR ADC原理简介
SAR ADC(Successive Approximation Register Analog-to-Digital
Converter)是一种常用的模数转换器，广泛应用于各种电子设备中。它的工作原理基于逐次逼近，通过将输入信号与一系列数字比较器进行比较，逐步生成数字输出。
SAR ADC的基本结构包括比较器，逐次逼近寄存器(SAR)和数字电路。比较器是SAR ADC的核心部件，用于将输入信号与参考电压进行比较。逐次逼近寄存器(SAR)则是用于逐步逼近生成数字输出的关键部分。数字电路用于控制SAR ADC的工作流程。
SAR ADC的工作流程如下：
1. 首先，将待转换的模拟信号与参考电压进行比较。比较器将输出一个比较结果，表示输入信号与参考电压的大小关系。
2. 根据比较结果，SAR将根据比较器的输出来更新逐次逼近寄存器(SAR)中的比特位。逐次逼近寄存器(SAR)是一个n位的二进制寄存器，用于存储逐步逼近过程中的比特位。
3. 在逼近过程中，SAR ADC会根据比较器的输出结果逐步调整逐次逼近寄存器(SAR)中的比特位。具体来说，它会从最高有效位(MSB)开始，逐个比特地进行逼近，直到逼近到最低有效位(LSB)。
4. 在每次逼近过程中，SAR ADC会将逐次逼近寄存器(SAR)中的比特位与参考电压进行比较，并根据比较结果来调整下一个比特位的值。这个过程会一直进行，直到逼近到最低有效位(LSB)。
5. 最后，当逼近过程完成后，SAR ADC会将逐次逼近寄存器(SAR)中的比特位的值输出为数字信号。这个数字信号就是SAR ADC的输出结果。
SAR ADC具有以下几个特点：
1. 高精度：由于SAR ADC采用逐次逼近的方式进行转换，可以实现高精度的模拟到数字转换。逐步逼近的过程可以逐渐减小误差，从而提高转换精度。
2. 快速转换速度：SAR ADC的转换速度比较快，适用于对转换速度要求较高的应用场景。
8位SARADC设计说明书
8位SAR ADC
1关键名词解释
文档中描述了12位ADC。
2功能概述
Mux(单端或差分)数据寄存器SAR数据处理部分DACCom_out …… …… …… ……+-+-LatchCom_out …… ……Vin1Vin2Vin3Vin8Data<0>Data<1>Data<7>Data<8>VdacC通道选择寄存器控制寄存器配置寄存器启动方式选择ADC_CFMUX_SLADC_CN通道配置寄存器MUX_CFCs1Cs2(PGA)
图二。1系统结构
ADC子系统2包括一个8通道可配置模拟多路复用器(AMUX2)、一个可编程增益放大器(PGA2)和一个500ksps、8位分辨率逐次逼近型寄存器ADC，其中集成了一个跟踪保持电路。AMUX2、PGA2和数据转换模式可由软件通过特殊功能寄存器进行配置。仅当ADC2控制寄存器(ADC2_CN)的AD2EN位设为“1”时，ADC2子系统(8位ADC、采样保持和PGA)才使能。当AD2EN位为“0”时，ADC2子系统处于低功耗关断模式。
ADC2有8个测量通道，由寄存器MUX_2SL选择通道。PGA AMUX输出信号的放大系数由ADC2配置寄存器adc2 _ cf中的AMP2GN2-0决定，PGA可以通过软件编程为0.5、1、2、4，复位时的默认增益为0.5。
界面描述
输入信号列表
序列号 信号名称 来源 意义 评论
一个 P_IN1 启动模式选择信号(0，选择P _ in21，选择P_IN3)
2 P_IN2 四种触发和启动方式之一。
三 P_IN3 外部上升沿开始
四 P_IN4 ADCCN6，即低功耗模式选择位(0，连续跟踪；1、低功耗模式)
五 P_IN5 差分模式标志位，(1，差分；0，单端)
六 P_IN6 复位信号(1，复位整个数字部分)
七 P_IN7 使能信号(等于P_IN6，为0时，整个数字部分复位)
逐次比较型ADC原理 2
逐次比较型ADC原理
逐次比较型ADC
1。转换方式
直接转换ADC
2.电路结构
逐次逼近ADC包括n位逐次比较型A/D转换器如图11。10.1所示.它由控制逻辑电路、时序产生器、移位寄存器、D/A转换器及电压比较器组成。
图11.10.1逐次比较型A/D转换器框图
3。工作原理
逐次逼近转换过程和用天平称物重非常相似。天平称重物过程是，从最重的砝码开始试放，与被称物体行进比较,若物体重于砝码，则该砝码保留，否则移去.再加上第二个次重砝码,由物体的重量是否大于砝码的重量决定第二个砝码是留下还是移去。照此一直加到最小一个砝码为止。将所有留下的砝码重量相加，就得此物体的重量。仿照这一思路,逐次比较型A/D转换器，就是将输入模拟信号与不同的参考电压作多次比较，使转换所得的数字量在数值上逐次逼近输入模拟量对应值。
对11.10.1的电路，它由启动脉冲启动后，在第一个时钟脉冲作用下，控制电路使时序产生器的最高位置1，其他位置0，其输出经数据寄存器将1000……0,送入D/A转换器.输入电压首先与D/A器输出电压（VREF/2）相比较，如v1≥VREF/2，比较器输出为1，若vI〈 VREF/2，则为0。比较结果存于数据寄存器的Dn-1位。然后在第二个逐次比较型ADC原理
CP作用下，移位寄存器的次高位置1，其他低位置0。如最高位已存1，则此时 vO=（3/4）VREF.于是v1再与（3/4）VREF相比较，如v1≥（3/4）VREF,则次高位Dn—2存1，否则Dn—2=0；如最高位为0,则vO=VREF/4,与vO比较，如v1≥VREF/4，则 Dn-2位存1，否则存0……。以此类推，逐次比较得到输出数字量。
为了进一步理解逐次比较A/D转换器的工作原理及转换过程。下面用实例加以说明。
设图11。10.1电路为8位A/D转换器,输入模拟量vA=6。84V,D/A转换器基准电压VREF=10V. 根据逐次比较D/A转换器的工作原理，可画出在转换过程中CP、启动脉冲、D7~D0及D/A转换器输出电压vO的波形，如图11。10.2所示。