SiO2的阻变存储特性测试

SiO2的阻变存储特性测试信息存储一直伴随着人类历史发展，如今阻变式存储器在众多存储器的比较中显现出了巨大优势，有望成为新一代的存储器。

本文比较了阻变式存储器与其他存储器的优缺点，阐述了阻变式存储器的工作机制和储存结构；对阻变式存储器的前景进行了展望。

第一章绪论1.1 引言信息存储的发展一直伴随着人类历史的发展。

从结绳记事到甲骨文，再到现代的磁介质存储、光介质存储和纳米存储。

信息存储技术一直在向着大容量、高速度、小尺寸和长寿命等特性发展。

在如今的大数据信息时代，人们对更加优秀的存储器提出了迫切的需求。

目前的RAM（随机存取存储器）主要分为三种：静态RAM、动态RAM和闪存。

静态RAM集成度低、功耗大，动态RAM集成度高，但二者断电后将会丢失信息，并不能永久保存信息；闪速存储器能永久储存信息但速度很慢。

在迫切的需求下，一些新兴的存储器被提出了。

主要有磁阻存储器、铁电存储器、相变存储器和阻变存储器。

近几年，研究者们把注意力主要集中在新型的阻变存储器，基本原理为利用高阻态和低阻态来存储0和1，并且这两种状态能够被控制和转换。

Resistive RAM，简称RRAM，中文翻译为阻变存储器，是一种具有记忆功能的非线性电阻。

结构为上下两层为金属电极层，中间为氧化物绝缘层。

氧化物在上下两层电极电压作用下会呈现出电阻转变特性。

RRAM具有高速、低压低功耗、结构简单、可高密度集成、数据保存时间长、尺寸小等优点。

还与传统的CMOS工艺兼容。

1.2 新型非挥发性存储器1.2.1 铁电存储器（FRAM）铁电材料具有自发极化的特性，在外加电场的作用下可以改变极化方向。

当施加正反电场再撤去后，会剩余两种极化状态[1]，可以用此来代表0和1。

工作原理如图1所示：图1铁电存储器的优点为：功耗较低、读写速度快、读写次数高、断电后资料可以储存下来。

但因为存储密度低、有污染等缺点所以并无良好的发展前景。

1.2.2 磁致电阻存储器（MRAM）磁致电阻存储器储存信息利用的是电子自旋方向的不同代表0和1。

早期的磁致电阻存储器利用的是巨磁阻效应（GMR）[2]。

由于巨词组结构的驱动电流大，无法达到高密度集成的要求，研究人员重新设计了结构——磁性隧道结（MTJ）[3]，其结构如图2所示，图2两者最大的区别是MTJ材料两层磁性材料间的隔离层为绝缘层，而GMR材料的隔离层为金属层。

由于MTJ材料绝缘性好，所以降低了驱动电流。

由于磁性材料的磁性与温度紧密相关，当温度超过其居里温度后，材料会失去磁性，所以磁致电阻存储器离大规模生产还有一定距离。

1.2.3 相变存储器（PRAM）因为同样的材料在晶态和非晶态是电阻值不同，可以利用这个性质来储存信息[4]。

将具有可逆结构的硫化物和硫化合金等物质作为相变物质，当相变物质受到热能激发会产生快速可逆相变。

其结构如图3所示，图3相变存储器在擦除过程中需要较大的电流，所以存储密度较低。

1.2.4 阻变式存储器（RRAM）阻变式存储器是指材料在电场作用下可以再高阻态和低阻态间转换，利用高阻态和低阻态代表0和1来储存性息。

阻变式存储器分为两种：1.单极性。

与电场方向无关。

如图4所示图42.双极性。

在不同极性电场中工作。

在正向电压下，电阻从低阻态转换为高阻态；在反向电压下，电阻从高阻态转换为低阻态[5]。

如图5所示，图5与其他存储器相比，阻变式存储器具有高速、低压低功耗、结构简单、可高密度集成、数据保存时间长、尺寸小等优点。

表1 各种存储器的性能第二章阻变存储器2.1 RRAM的性能现如今主流存储器flash存储器在工艺上已接近极限。

而新型的RRAM存储器因具有结构简单、尺寸小、读写速度快等优点越来越受到人们的关注。

其中阻变式存储器的性能更是人们关注的重点。

2.1.1 读写操作电压读写操作电压是指改变组织状态所需的最小电压。

操作电压应在1V-2V之间，比Flash的操作电压低，具有优势。

2.1.2 操作速度操作速度是指改变组织所需最少的时间。

Flash技术的操作速度在μs水平，而RRAm技术已经达到纳秒级别。

2.1.3 器件寿命Flash器件的寿命在106 左右，RRAM的使用次数应在这个以上。

2.1.4 信息存储时间对于RRAM器件，信息存储时间至少要在10年以上。

2.2 RRAM的工作机理RRAM的材料不同工作机理就不同，所以RRAM的工作机理有多种解释。

主要分为4类：P-F（Poole-Frenkel）效应、S-V（Simmons-Verberder）理论、Fliament 理论和SCLC（space charge limited current）。

2.2.1 P-F效应P-F效应又称为场助热电力效应（Filed-assisted thermal ionization），是一种与陷阱有关的发射机制，与肖特基发射效应类似[6]。

P-F效应的本质是电子浓度的变化，不是电子迁移率的改变。

因为绝缘体材料在受污染和发生分解时会带来大量陷阱，这些陷阱在体内会产生类似界面处的库仑势垒，限制漂移电流和扩散电流。

相邻陷阱间的距离较大很难发生隧穿现象，所以只能通过陷阱释放俘获电荷来改变导带中电子浓度[7]。

图6施主效应的P-F效应（dE为施主能级，φ∆为势垒降）由图6可以看出电荷跃迁出的几率增大，导致电导增大，电流上升。

I-V的特性曲线：)2ex p(210kTVJJ PFβ=式中KePF3πεβ=，e为电子电量，ε为真空介电常数，K为相对介电常数，0J为电流密度，V为外加电压，k为玻尔兹曼常数，T为温度。

产生P-F效应的前提是：在界面处形成非阻挡接触。

因为势垒很薄，即使是阻挡接触，也可以用隧穿的方式向体内注入电子。

还需具备两种状态：材料中存在大量施主和受主中心，陷阱是正电性的[8]。

2.2.2 S-V理论S-V理论是由Simmons和Venderber在1967年提出的，解释了SiO薄膜的负阻现象[9]。

在进行电化学反应时，金原子会在电场的作用下，从电极扩散到SiO 层，形成深能级电子陷阱局域态，如图7所示，图7在外加电场中，电子进入局域态，然后通过隧穿的方式穿过局域态，并达到正电极。

这是的SiO 薄膜的阻态为低阻态。

能带在Ⅰ区弯曲，因为陷阱能级差异较大，隧道的难度也随之增大，所以有驻留电子。

当电压加大至最大时，能带的弯曲也加大，局域态能带接近于费米能级，局域态内的隧穿通道变少，电子隧穿的难度增大，电流下降，此时的SiO 薄膜处于负微分电阻区。

当电压减小到最小时，隧穿现象接近停止，电流降到最低。

此时若撤去外加电场，陷阱中的电子不能释放出来，会通过隧穿的方式达到Ⅱ区的局域态的能带顶部，形成附加电子势垒，附加电子势垒可以阻碍电子进入局域态。

如图8所示图8此时的SiO 薄膜处于高阻态状态，有一个很小的电压就可以读取储存信息。

当电压加至阈值电压，局域态能带顶部的电子会被释放出来，SiO 从高阻态变为低阻态，形成了转变。

2.2.3 SCLC 效应SCLC 效应又称空间电荷限制电流效应。

由于在宽禁带材料中，导带中的电荷很少，此时的电流会受到导带中电荷的影响，与此相关的都称为SCLC 效应[10]。

空间电荷限制电流效应是一种受缺陷控制的机制，在低压下，由于薄膜中的陷阱会捕获电子，因此没有可以自由移动的电子，电流很低。

当电压加之设定电压时，陷阱被电子全部填充，此时再注入电子就不会受到陷阱的影响，电流增大，电阻从高阻态变为了低阻态。

电流密度： 320891LV J r εμεθθ⎪⎭⎫ ⎝⎛+= 式中()kT E E tc t c e N N /--=θ，是自由电子与陷阱中电子的比率；c N 是导带低有效态密度；t N 是未被占据的电子数目；k 是玻尔兹曼常数；0ε 是真空介电常数；r ε是薄膜材料的相对介电常数；μ是电子迁移率；V 是外加电压；L 是薄膜材料的厚度。

当陷阱没有被填充时，1〈〈θ，电阻为高阻态，32089LV J r εμεθ= 当可移动载流子浓度等于材料本征热载流子浓度时，1〉〉θ，电阻为低阻态，32089LV J r εμε= 由此可见SCLC 效应的I-V 曲线是双极性的。

2.2.4 Filament 细丝理论研究发现，一些材料在外加电压的作用下电导会快速变大，在高功率时电导又会快速变小，这种现象称为细丝的产生和断裂。

目前有许多实验证明了Fliament 理论是薄膜发生阻变现象的原因[11]。

一些学者认为，细丝的产生是因为金属氧化物在外加电压下分解，产生了金属原子；另一些学者认为，细丝的产生是含金属的有机物中的纳米金属颗粒在电场的作用下排列成细丝的形状。

细丝理论分为两种：金属细丝和非金属细丝。

J.Y.Son 等人研究非金属细丝，通过对Hg/NiO/Rt 的观察发现，利用导电原子力显微镜可以观察到NiO 薄膜的细丝的产生和断裂。

当有外加电压时，在电场的作用下，电极离子扩散到功能层，形成导电细丝。

导电细丝是电子运动的通道，电流增加，电阻减小，电阻处于低阻态。

当施加V reset 时，电流通过产生的巨大热量会使导电细丝断裂，从而使电阻从低阻态变为高阻态。

W.H.Guan 等人研究金属细丝Cu/ZrO2:Cu/Pt 时也发现了类似的情况，I-V 特性曲线如图9所示，图9 Cu/ZrO2:Cu/Pt器件的I-V特性曲线图2.3 阻变存储器的储存单元结构阻变存储器的储存单元有三种基本结构：0T1R单元、1D1R单元和1T1R单元。

如图10所示，图 102.3.1 0T1R单元0T1R单元的结构图11所示，图11只用一个储存电阻来构成单元，电阻的上电极接的是字线，下电极接的是位线。

这种单元结构十分简单而且可以实现4F2的最小单位面积，便与实现三维立体集成。

2008年，HP实验室制作出半节距30nm的MIM结构存储器件，而当时DRAM的半节距是59nm[12]。

构成存储阵列时，在每条字线和位线上加选择开关，如图12所示，图 12在编程和读操作时，通过行译码和列译码选中一条字线和一条位线，从而选中交叉点的单元,但是这种0T1R单元阵列存在严重的干扰。

如图13所示,图 13如果要读取右下角的高阻单元,读出电流应该很小,但是由于周围的3个单元都是低阻态, 会通过这3个低阻单元形成较大的干扰电流,如图中虚线标出的电流路径,从而造成读出错误。

因此,采用这种0T1R单元结构需要采用具有自整CMOS工艺流特性的忆阻材料,如用硫族化合物 Ge2Sb2Te5作电阻,采用0.18m制作出4kb RRAM。

为了减小非选单元引起的干扰,在操作时对非选中的字线和位线加一定的电压抑制干扰。

有两种电压方案,一种是V/2方案,另一种是V/3方案[13]。

V/2方案如图14所示，图 14对选中字线加正常操作电压,选中位线接地,其余所有非选中的字线和位线都接V/2,编程(置位)、擦除(复位)和读操作时的V分别是1.3,1.0和1.15 V。