EDA考试要点

《DEA 技术与应用》考点
1.综合的概念：综合的目的是将个模块化设计文件合并为一个网表文件，并使层次设计平面化（即展平）。

2.EDA 开发流程图：
3.专业名词：
PLD :(programmable logic device)可编程逻辑器件
CPLD :(complex PLD)复杂可编程逻辑器件
FPGA : (Field －Programmable Gate Array)现场可编程门阵列
ASIC :（application specific intergrated circuit ）专用集成电路
EDA :（electronic disign automation ）电子设计自动化
SOC :（system on a chip ）单片电子系统
SOPC :（System-on-a-Programmable-Chip ）可编程片上系统
IP : (Intellectual Property)知识产权核
ROM :(Read-Only Memory)只读内存
PROM :(Programmable Read-Only Memory)可编程只读存储器
EPROM : (Erasable Programmable ROM)可擦除可编程ROM
EEPROM : (Electrically Erasable Programmable Read-Only Memory)电可擦可编程只读存储器
PLA : Programmable Logic Array ）可编程逻辑阵列
PAL : (programmable arrary logic)可编程阵列逻辑
GAL : (generic array logic)通用阵列逻辑
EPLD : (erasable PLD)可擦除可编程逻辑器件
OTP :(one time programmable)一次性编程
JTAG : (Joint Test Action Group)联合测试行为组织
BST : (Boundary-Scan Testing)边界扫描测试
ISP :(in system programmable)在系统编程
4.reg 与nets 的区别：（P111）
nets 型变量是输出值始终根据输入变化而更新的变量，它一般用来定义硬件电路中的各种物理连线。

register 型变量是一种数值容器，不仅可以容纳当前值，也可以保持历史值，这一属性与触发器或寄存器的记忆功能有很好的对应关系。

5.非阻塞（<=）与阻塞（=）赋值语句的差别：
答：非阻塞：不是立刻完成的，而是在块结束后才完成。

阻 塞：完成该赋值语句后才能执行下条语句，语句结束时即可得到。

功能仿真 综 合 原理图/文本编辑
时序与功能 门级仿真
FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 1、isp 方式下载 2、JTAG 方式下载 3、针对SRAM 结构的配置 4、OTP 器件编程 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器
6.task与function的区别：
答：task语句用来定义任务。

任务类似高级语言中的子程序，用来单独完成某项具体任务，并可以被模块或其他任务调用。

利用任务可以把一个大的程序模块分解成为若干小的任务，使程序清晰易懂，而且便于调试。

function语句用来定义函数，函数类拟高级语言中的函数，用来单独完成某项具体操作，并可以作为表达式中的一个操作数，被摸块或任务及其他函数调用，函数调用时返回一个用于表达式的值。

函数与任务存在的区别：
（1）任务可以有任意不同类型的输入/输出参数，函数不能将input类型作为输出。

（2）任务只可以在过程语句中调用，不能在连续赋值语句assign中调用；函数可以作为表达式中的一个操作数，在过程赋值语句和连续赋值语句中调用。

（3）任务可以调用其他任务或函数；函数可以调用其他函数，但不能调用任务。

（4）任务不向表达式返回值，函数向调用它的表达式返回一个值。

7.设计一个含异步清0和同步时钟使能的十进制加法计数器。

解：代码如下：
module cnt_10(clk,clr,cnt,ena,out); input clk,clr,ena;
output[3:0]out;
output cnt;
reg[3:0]out;
reg cnt;
always @(posedge clk or posedge clr) begin
if(clr)
begin
out=4'b0000;
cnt=0;
end
else if(ena)
if (out==4'b1001)
begin
out=4'b0000;
cnt=1;
end
else
begin
cnt=0;
out=out+1;
end
end
endmodule
8.设计一个串行数据检测器，连续输入3个或3个以上的“1”时，输出“1”，其他情况输出“0”。

解：module je111(x,z,clk,rst);
input x,clk,rst;
output z;
reg[1:0] state;
parameter s0='d0,s1='d1,s2='d2,s3='d3;
assign z=(state==s3)?1:0;
always @(posedge clk or negedge rst)
begin
if(!rst)
state<=s0;
else
casex(state)
s0:if(x==1) state<=s1;
s1:if(x==0)
state<=s0;
else state<=s2;
s2:if(x==1)
state<=s3;
else state<=s0;
s3:if(x==1)
state<=s3;
else state<=s0;
default:
state<=s0;
endcase
end
endmodule
9.第四、七章的例题。