详细设计方案_DDS

DDS详细设计方案
1.DDS简介：
DDS同DSP（数字信号处理）一样，是一项关键的数字化技术。

DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。

与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。

一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。

频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。

DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。

2.DDS规格：
Xxx
3.实现原理
DDS的核心部分是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。

其中频率字的位宽为K位，作为累加器的一个输入，累加器的另一个输入端位宽为N位（N>K），每来一个时钟，频率字与累加器的另一个输入相加的结果存入相位寄存器，再反馈给累加器，这相当于每来一个时钟，相位寄存器的输出就累加一次，累加的时间间隔为频率字的时间，输入加法器的位宽为（N-K）位，它与同样宽度的相位控制字相加形成新的相位，并以此作为查找表的地址。

每当累加器的值溢出一次，输入加法器的值就加一，相应的，作为查找表的地址就加一，而查找表的地址中保存波形的幅度值，这些离散的幅度值经DAC和PLF便课还原为模拟波形。

4.Verilog HDL源代码
Verilog HDL代码为：
module DDS (
//input
sys_clk,
sys_rst_n,
fword,
pword,
//output
da_clk,
da_data
);
//input ports
input sys_clk ; //system clock;
input sys_rst_n ; //system reset, low is active; input [WIDTH1-1:0] fword ; //输入频率字
input [WIDTH2-1:0] pword ; //输入相位字
//output ports
output [SIZE-1:0] da_data ; //DA 数据
output da_clk ; //DA 时钟
//reg define
reg [WIDTH1-1:0] fword_r ;
reg [WIDTH2-1:0] pword_r ;
reg [WIDTH1-1:0] freq_count ;
reg [WIDTH2-1:0] rom_addr ;
//wire define
//parameter define
parameter WIDTH1 = 32;
parameter WIDTH2 = 12;
parameter SIZE = 10;
/******************************************************************** ***********************************
** Main Program
**
********************************************************************* ***********************************/
assign da_clk = sys_clk ;
always @(posedge sys_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0) begin
fword_r <= 32'h0000;
end
else
fword_r <= fword;
end
always @(posedge sys_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0) begin
pword_r <= 12'h0000;
end
else
pword_r <= pword;
end
always @(posedge sys_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0) begin
freq_count <= 32'h0000;
end
else
freq_count <= freq_count + fword_r; //频率控制器end
always @(posedge sys_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0) begin
rom_addr <= 32'h0000;
end
else
rom_addr <= freq_count[31:20] + pword_r; //相位控制器end
ROM DDS_ROM_U0 (
.address (rom_addr) ,
.clock (sys_clk) ,
.q (da_data)
);
endmodule
//end of RTL code
5.日积月累
Xxx
6.综合出的电路
DDS代码综合出的电路如下：
注意：波形文件存在Project\DDS\wave_file下面。

2009-10-25 (C) DongDong Stduio。