DDR3走线规则
DDR3布局布线规则与实例
DDR3布局布线规则与实例DDR3 布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual,6DualLite, 6Solo Families of Applications ProcessorsIMX6 Serial Layout Recommendations2 / 343 / 344 / 341.DDR 原理性连接框图图 1、图 2 为 I.MX6DQ/SDL 与 DDR 连接框图，连接示意一目了然。
图 1 DDR3 与 i.MX6DQ/SDL 连接示意图5 / 34图 2 LPDDR2 与 i.MX6DQ/SDL 连接示意图2.DDR 布局布线规则DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为 50Ω，差分 100Ω。
图 3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计 4 片 DDR3 芯片，顶层、底层各两片。
DDR 应该尽量靠近 CPU，这样可以减小寄生参数和传播延时。
6 / 34图 3 DDR 和去耦电容的布局DDR3 的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
各信号线布线长度要求如表 1 所示。
表 1 所有信号线等长的布线方式7 / 34以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规则。
表 2 给出了以字节为单位分组等长布线要求。
表 2 以字节为单位分组等长8 / 349 / 341. Clock(min): Clock 的最短长度，因为它有一个±5mil 的容差最后，还有一个需要注意的是阻抗匹配问题，推荐单端 50Ω，差分 100Ω。
DDR3DIMM布线约束总结
DDR3DIMM布线约束总结1.总体约束DDR3 DIMM在布线过程中，根据其工作频率的不同，布线要求将有所降低。
各种电源的布线要求请参考DDR3 DIMM的控制器件（如DSP、ARM、CPU或FPGA）的具体要求。
不同信号线的特征阻抗也会随着不同的控制芯片、不同的工作频率有所不同。
比如，Altera的FPGA要求单端信号线阻抗50欧姆，差分信号线阻抗100欧姆；而Xilinx的FPGA要求单端信号线阻抗在低工作频率下为50欧姆，高工作频率下为40欧姆（1333Mb/s及以上）；差分信号线阻抗在低工作频率下为100欧姆，高工作频率下为80欧姆（1333Mb/s及以上）。
以下主要总结走线长度约束。
1)同一组DQS/DQS#、DQ、DM之间的布线延时控制在±5ps以内，比如DQS0/DQS0#、DQ0~7、DM0之间控制在±5ps以内。
2)CK/CK#和所有的地址、命令、控制线之间的延时控制在±25ps 以内。
3)CK/CK#的布线延时必须大于任何DQS/DQS#的延时。
4)最大的DQS及其对应CK的总延时，减去最小的DQS及其对应CK的总延时必须小于1个CK时钟周期。
5)同一组DQS、DQ和DM在同一层走线。
6)CK和CKE远离地址线。
7)地址命令控制线远离DQS、DQ和DM线。
8)DQ/DQS/DM布线时需参考GND平面。
9)时钟、控制、地址和命令线在布线时需参考电源平面，如1.5V 或1.35V。
其他注意事项，如单端信号线、差分信号线的布线方法遵循高速信号线的布线要求即可。
2.补充说明针对第3、4条约束，需要做进一步说明。
当使用DIMM时，数据及选通信号（DQ/DQS/DM）、时钟线和地址控制命令线的布线长度需考虑DIMM本身的布线延时。
以RAW CARD A类DIMM为例，其时钟线和地址控制命令线到每个颗粒的布线延时是基本相等的，在DIMM上都进行了正确的补偿。
DDR布线规范
DDR布线规范1、DDR3管脚定义》CK/CK# 全局差分时钟，所有控制和地址输⼊信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK 和CK#的交叉点。
》CKE为时钟使能信号，使能（⾼）和禁⽌（低）内电路和DRAM上的时钟。
由DDR3 SDRAM配置和操作模式决定特定电路被使能和禁⽌。
CKE为低时，提供预充电和⾃刷新操作（所有Bank都处于空闲），或有效掉电（在任何Bank⾥的⾏有效）。
CKE与掉电状态的进⼊、退出以及⾃刷新的进⼊同步。
CKE与⾃刷新的退出异步，输⼊Buffer（除了CKE、CK#、RESET#和ODT）在掉电期间被禁⽌。
输⼊Buffer（除了CKE和RESET#）在⾃刷新期间被禁⽌。
CKE的参考值是VREFCA。
》CS#为⽚选信号，使能（低）和禁⽌（⾼）命令译码，⼤部分CS#为⾼时，所有命令被屏蔽、CS#提供了多Bank系统的Bank选择功能，CS#是命令代码的⼀部分，CS#的参考值是VREFCA。
》ODT⽚上终端使能。
ODT使能（⾼）和禁⽌（低）⽚内终端电阻，在正常操作使能时，ODT仅对下⾯的引脚有效：DQ[7:0]、DQS、DQS#和DM。
如果通过LOAD MODE命令禁⽌,OTD输⼊被忽略。
OTD的参考值是VREFCA。
》BA0、BA1、BA2为BANK地址输⼊，⽤来确定当前的命令操作对哪个BANK有效。
BA[2:0]定义在LOAD MODE命令器件哪个模式（MR0、MR1、MR2）被装载，BA[2:0]的参考值是VREFCA.》A0~A9、A10/AP、A11、A12/BC#、A13为地址总线，为有效命令提供⾏地址，同时为读、写命令提供列地址和⾃动预充电位（A10），以便从某个Bank的内存阵列⾥选出⼀个位置。
LOAD MODE命令器件，地址输⼊提供⼀个操作码。
地址输⼊的参考值是VRECA。
A12/BC#是在模式寄存器(MR)使能时，A12在读和写命令期间被采样，已决定burst chop(on-the-fly)是否被执⾏（HIGH=BL8执⾏burst chop）或者LOW-BC4不执⾏burst chop。
DDR3布线技巧
DDR3布线技巧DDR3布线技巧DDR3是电子系统中极其重要的一种芯片。
它可以在时钟线的上升沿和下降沿分别对数据进行读取操作。
故有着很高的读写速率。
但正是这高速的读写速率是的DDR3的系统在布局布线上有着很高的要求。
正确的布局布线不仅可以使的DDR3存储系统可以正常的工作。
并且可以很大程度上减少电磁干扰。
下面是一些关于DDR3的布线规则和建议：1：最少三层信号线，最好四层2：使用FBGA封装的DDR器件，要求DQ,DQS,DM和时钟信号线以Vss为参考。
地址，命令，控制线以VDD为参考。
为了保证良好的电源供电，通常的方法是在PCB外层信号层铺上VDD。
3：减小信号返回路径的长度，减小传输电流和电磁辐射。
Micron要求把Vdd和Vss相邻近放置。
4：Vref的建议：低电感去耦电容离Vref引脚越近越好。
Vref的线越粗短越好。
为了减少耦合，Vref离信号线最少2cm。
5：对于轻载，（小于四个DDR3器件）可以通过简单的电阻分压产生Vref。
这样Vref可以跟踪到VddQ的任何电压变化。
6：对于器件非常多，负载特别重的情况下。
用一个电源IC就可以了。
常用的DDR3比如Micron成功的使用了很多内置MOSFET的开关电源。
7：这些电源可以为VTT电路提供3A的电流，并且有一个独立的线性的可提供3ma的Vref。
8：ref设计准则：最小20-25mil宽，以减小线上的电感。
和其他邻近的信号线最少有15-25mil 的间距。
Vref和VddQ之间放置0.1uf的去耦电容。
Vref和VssQ之间放置0.1uf的去耦电容。
放置去耦电容以去耦。
9：在设计DDR存储器的时候，电源需要认真的考虑。
因为DDR需要3个精准的电压。
1：VddQ,Vtt和Vref。
VTT是存储器总线端接电压所需电压值是VddQ/2.10：VDD和VDDQ有着很高的电流，用于给DDR内核和器件的IO口供电。
Vref大小为Vdd的一半，用于和DDR内部信号做比对。
DDR3走线规则 (1)
3 PCB 设计建议3.1 Fanout封装设计建议Hi3716M 的封装为PBGA600 ，管脚间距0.8 毫米。
在PCB 设计时，可以采用四层PCB 板的设计，建议如下分层：❿ TOP 层：信号走线❿ 内一层：地平面层❿ 内二层：电源平面层❿ BOTTOM 层：信号走线在成本非常敏感的应用方案中，也可以采用二层PCB 板的设计，PCB 分层建议如下：❿ TOP 层：信号走线和部分电源走线❿ BOTTOM 层：地平面层和部分电源走线PCB 设计注意事项：❿ 元器件布局在TOP 层，信号线尽量走TOP 层，滤波小电容可放在BOTTOM 层。
❿ 电源管脚用走粗线。
❿ 尽量保持BOTTOM 层为一个完整的地平面层。
❿ 主芯片出线推荐过孔大小为8mil，线宽为5mil 。
PCB 材料FR-4，PCB 板厚度为1.6 毫米，铜箔厚度为1 盎司，填充介质介电常数4.2。
主芯片出线示例如图3-1 所示。
图3-1 主芯片出线示例图3.2 DDR SDRAM接口电路设计建议Hi3716M 内部集成了32 位宽的DDR2//DDR3 兼容接口控制器。
3.2.1 DDR2 接口设计DDR2 SDRAM 容量要求为256MB 时，DDR2 接口推荐外接2 片16bit 数据位宽的DDR2 SDRAM 颗粒；两个16bit 数据位宽的数据总线DDRA_DQ[0:15]和DDRB_DQ[0:15]拼成一个32bit 数据位宽的数据总线。
DDRB_DQ[0:15]对应32bit 位宽数据总线DQ[16:31]。
容量要求为512MB 时，DDR2 接口推荐外接4 片8bit 位宽的DDR2 SDRAM颗粒。
外接4 片8bit 数据位宽的DDR2 颗粒时，需要采用至少4 层PCB 板的设计。
外接16bit 数据位宽DDR2 SDRAM 颗粒的情况下，DDR2 SDRAM 接口连接如图3-2 所示。
图3-2 DDR2 SDRAM 16 位接口示意图在外接8bit 数据位宽DDR2 SDRAM 颗粒的情况下，DDR2 SDRAM 接口连接如图3-3 所示。
DDR3走线规则(new)
项目点：线数1数据线组（4组）8SD-DQ0~SD-DQ78SD-DQ8~SD-DQ158SD-DQ16~SD-DQ238SD-DQ24~SD-DQ312SD-DQM（0~4）4SD-DQS（0~4）/+（-N）83时钟线组2SD-CLKO+（-N）4地址线组，控制，命令13SD-CA（0~12）3SD-BA（0~2）6SD-WE-NSD-RAS-NSD-CSO-NSD-CKE0-NSD-ODT0SD-RESET-N具体描述：1SD-CLKO+（-N）差分差分间距线长控制2地址线组，控制，命令差分间距线长控制T1：1000MIL~1500MIL； T 要求两个分支的T1长度差《与地址线组，控制，命令差与自己间距》2倍线宽; 自己长差《25miLT0：500MIL~1500MIL； T1与自己和其它线间距 》 10DDR3走线规则具体描述：3数据线组（4组）差分间距4SD-DQS（0~4）/+（-N）差分间距线长控制张才四 2011-04-09四组之间差分《50miL每组间距是》 10miL与自己间距》1.5倍线宽; 1000MIL~2500MIL与 每组数据线（4组）差分第3，4层； T2：500MIL~1000MIL： T3：〈200MIL （如右图）度差《20miL （如右图）命令差分《500miL ; 与其它线间距》16miL;； T1：500MIL~1000MIL： T2：〈200MIL（如右图）》 10miL同组同层第1，3，4层）差分《25miL宽; 与其它线间距》16miL;。
DDR布局布线规则与实例【中为电子科技工作室】
DDR3布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual, 6DualLite,6Solo Families ofApplications ProcessorsIMX6 Serial Layout Recommendations目录1.DDR原理性连接框图 (3)2. DDR布局布线规则 (4)3. DDR布线细节 (5)3.1 数据线的交换 (6)3.2 DDR3（64bits）T型拓扑介绍 (6)3.3 DDR3（64bits）Fly-by型拓扑介绍 (6)3.4 2GB DDR布局布线建议 (6)3.5 4GB DDR布局布线建议 (7)4. DDR布局布线实例 (8)4.1 4片DDR T型拓扑实例 (8)4.2 8片DDR Fly-by型拓扑实例 (12)5. 高速信号布线建议 (19)6. 地平面设计建议 (19)7. DDR POWER布线建议 (21)8. 参考 (23)9. 声明 (23)1.DDR原理性连接框图图1、图2为I.MX6DQ/SDL与DDR连接框图，连接示意一目了然。
图1 DDR3与i.MX6DQ/SDL连接示意图图2 LPDDR2与i.MX6DQ/SDL连接示意图2. DDR布局布线规则DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。
图3给出了DDR及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计4片DDR3芯片，顶层、底层各两片。
DDR应该尽量靠近CPU，这样可以减小寄生参数和传播延时。
图3 DDR和去耦电容的布局DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
ddr3走线相关总结
1. DDR3走线总结
DDR3模块的时钟频率为800M，因此走线要求非常严格，为最大限度的减小DDR3信号线之间的时序，串扰，反射等信号完整性问题，本文走线前先将DDR3线分为11组，8个数据线、对应的DQS差分对及DM为一组（11根）共8组DDR3_DATA0~ DDR3_DATA7，地址线和控制线为一组（28根）DDR3_ADD&CON，差分时钟对为一组（1对）DDR3_CLK，其它线为一组（5根）DDR3_OTHER 。
本文DDR3走线采用的原则：
1）数据组同组走线始终保持在同一层。
线与线间距等于4mil的距离不得超过1250mil且保证同组线等长，误差±50mil。
DQS差分对间距4mil，等长误差为±5mil，减少串扰，保证时序正确。
2）地址线和控制线颗粒由于走的是Fly_by拓步结构,一般需走2至3层，插槽走的是点对点结构，一般走4到5层，同组线要求等长，误差±50mil，间距尽量保证3倍线宽（3W原则），最大限度减少串扰。
3）时钟差分对长度要求等长误差为±5mil，差分间距4mil，其它线与其间距保持在20mil以上，防止时钟信号抖动，造成读写时序错误。
4）DDR3走线的层临近的平面层应当完全对称，以便控制微带线阻抗，一般DDR3走线单端阻抗控制在60欧左右，差分阻抗90欧左右[35]，减小线之间的反射。
5）VREFSST信号走线要保持线宽至少20mil，保证其能承受足够大的电流。
6）每根线所有过孔数不超过3个，且数量一致，便于控制阻抗，减少反射。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
信号名称 DDRA_DM0 DDRA_DM1 DDRA_DQ0 DDRA_DQ1 DDRA_DQ2 DDRA_DQ3 DDRA_DQ4 DDRA_DQ5 DDRA_DQ6 DDRA_DQ7 DDRA_DQ8 DDRA_DQ9 DDRA_DQ10 DDRA_DQ11 DDRA_DQ12 DDRA_DQ13 DDRA_DQ14 DDRA_DQ15 DDRA_DQSN0
驱动双负载应用，阻抗控制在50Ω，建议采用Class I 驱动，采用T 型拓 扑结构， 在分支点上拉50Ω， 并保证分支线最短， 至少小于主干线1/2 的 长度，拓扑结构如图3-7 所示。
图3-7 CLK 双负载应用Class I 驱动T 型拓扑结构
ADDR/CTRL
驱动2 个负载时， 阻抗控制50Ω， 推荐采用T 型拓扑结构， 配置为Class I 驱动，slew rate 设为最快，分支点上拉50Ω，或者靠近各接收端分别 串联50Ω，L1>2%L2，如图3-8、图3-9 所示。
管脚序号 A25 C16 B25 C19 A23 C20 B23 B19 D24 B20 D16 C24 A19 D25 A20 A14 信号名称 DDRA_ADR0 DDRA_ADR1 DDRA_ADR2 DDRA_ADR3 DDRA_ADR4 DDRA_ADR5 DDRA_ADR6 DDRA_ADR7 DDRA_ADR8 DDRA_ADR9 DDRA_ADR10 DDRA_ADR11 DDRA_ADR12 DDRA_ADR13 DDRA_ADR14 DDRA_BA0 基板走线长度(um) 10586.49 5372.16 9776.13 7035.63 9253.51 6616.08 8986.36 7064.46 10995.03 7320.18 4609.09 8412.54 7929.87 8175.51 8240.83 7016.07 基板走线长度(mil) 416.7909449 211.5023622 384.8870079 276.9933071 364.3114173 260.4755906 353.7937008 278.1283465 432.8751969 288.196063 181.4602362 331.2023622 312.1996063 321.8704724 324.442126 276.2232283
Full Driver, 接收端ODT 配置为75Ω。 DQS 的差分线阻抗控制为100 Ω。
CLK 信号
差分传输线阻抗100Ω!10% 。驱动单负载应用，建议采用Class I 驱动， 并在靠近接收端采用戴维南100Ω 并联匹配，拓扑如图3-6 所示。 图3-6 CLK 单负载应用Class I 驱动拓扑结构 DDR_DVDDIF
9104.7 9156.59 9136.28 8492.5 9520.36 8952.84 9698.99 6394.08 10327.9 6144.82 8432.16 7794.98
358.4527559 360.4956693 359.696063 334.3503937 374.8173228 352.4740157 381.85 251.7354331 406.6102362 241.9220472 331.9748031 306.8889764
DDRB_DQ[0:15]对应32bit 位宽数据总线DQ[16:31]。 容量要求为512MB 时，DDR2 接口推荐外接4 片8bit 位宽的DDR2 SDRAM 颗粒。外接4 片8bit 数据位宽的DDR2 颗粒时，需要采用至少 4 层PCB 板的设计。外接16bit 数据位宽DDR2 SDRAM 颗粒的情况 下，DDR2 SDRAM 接口连接如图3-2 所示。
基板走线长度(um) 5887.48 7971.1 8652.36 11502.4 10216.94 10768.67 5121.24 7443.02 4025.06 5037.18 8966.85 7780.15 8576.54 7527.87 7691.31 9698.11 7169.74 7820.3 8959.07
图3-2 DDR2 SDRAM 16 位接口示意图
在外接8bit 数据位宽DDR2 SDRAM 颗粒的情况下，DDR2 SDRAM 接 口连接如图3-3 所示。
图3-3 DDR2 SDRAM 8bit 数据位宽接口示意图
3.2.2 DDR2 信号线阻抗匹配设计
DDR2 信号线阻抗匹配设计分成两种情况： 两层板 四层板 3.2.2.1 两层PCB 板设计，DDR2 信号线阻抗匹配设计
A7 B4 B7 D27 C27 C26 B26 B13 C3 B14 G1 T1
DDRA_DQSN1 DDRA_DQSP0 DDRA_DQSP1 DDRA_HI DDRA_LO DDRA_ODT0 DDRA_RASN DDRA_RESETN DDRA_RTT DDRA_WEN DDRB_ADR0 DDRB_ADR1
图3-1 主芯片出线示例图
3.2 DDR SDRAM接口电路设计建议
Hi3716M 内部集成了32 位宽的DDR2//DDR3 兼容接口控制器。
3.2.1 DDR2 接口设计
DDR2 SDRAM 容量要求为256MB 时，DDR2 接口推荐外接2 片 16bit 数据位宽的DDR2 SDRAM 颗粒；两个16bit 数据位宽的数据 总线DDRA_DQ[0:15]和DDRB_DQ[0:15]拼成一个32bit 数据位宽的 数据总线。
DQ[0:31]/DM/DQS
Hale Waihona Puke 直接连接。传输线阻抗控制在140Ω，输出方向推荐采用Class I 驱动， SDRAM 接收端ODT 配置为150Ω，输入方向推荐SDRAM 端驱动采用 Half Driver, 接受端ODT 配置为150Ω。DQS 的差分线阻抗控制为100 Ω。
CLK 信号
直接连接。差分线阻抗100Ω，建议采用Class I 驱动，并在靠近接收端 跨接250Ω 电阻。拓扑结构如图3-4 所示。 图3-4 CLK 直接连接Class I 驱动拓扑结构
ADDR/CTRL
在源端串联Rs=75Ω 电阻， 传输线阻抗控制在140Ω， 推荐采用Class I 驱 动。拓扑结构如图3-5 所示。 图3-5 ADDR/CTRL Class I 驱动
3.2.2.2 四层PCB 板设计，DDR2 信号线阻抗匹配设计
DQ[0:31]/DM/DQS
直接连接。传输线线阻抗控制50Ω，输出方向推荐采用Class I 驱动， SDRAM 接收端ODT 配置为50Ω；输入方向SDRAM 端驱动推荐采用
G2 V3 L1 R4 L2 R3 G3 Y3 AC1 AJ1 AJ2 AK2 AJ3 Y1 Y2
DDRB_CASN DDRB_CKE0 DDRB_CKN0 DDRB_CKN1 DDRB_CKP0 DDRB_CKP1 DDRB_CSN0 DDRB_DM2 DDRB_DM3 DDRB_DQ16 DDRB_DQ17 DDRB_DQ18 DDRB_DQ19 DDRB_DQ20 DDRB_DQ21
四层板参考以下信号线走线建议。
信号线走线建议
理论上如果CLK、DQS、DQ[0:31]、ADDR[0:14]、BA[0:2]、DM、 CKE、CSN、WEN、CASN、RASN、ODT 等所有信号线的长度相 等，则时序达到最优状态。
在走线等长处理时，需要首先导入芯片基板上DDR 各信号走线长度。
DDR 各信号走线长度建议如表3-1 所示。表3-1 DDR 各信号走线长度 建议
基板走线长度(um) 7351.03 6317.86 5266.85 4414.67 5117.06 7137.63 5842 4610.41 6753.35 6294.91 5247.83 7998.03 5336.12 10339.2 8764.22 8362.06
基板走线长度(mil) 289.4106299 248.7346457 207.3562992 173.8059055 201.4590551 281.0090551 230 181.5122047 265.8799213 247.8311024 206.6074803 314.8830709 210.0834646 407.0551181 345.0480315 329.2149606
基板走线长度(mil) 231.7905512 313.8228346 340.6440945 452.8503937 402.2417323 423.9633858 201.623622 293.0322835 158.4669291 198.3141732 353.0255906 306.3051181 337.6590551 296.3728346 302.8074803 381.8153543 282.2732283 307.8858268 352.7192913
C15 D15 C25 A13 D22 B17 C22 A17 A26
DDRA_BA1 DDRA_BA2 DDRA_CASN DDRA_CKE0 DDRA_CKN0 DDRA_CKN1 DDRA_CKP0 DDRA_CKP1 DDRA_CSN0
5246 4341.97 8845.34 7235.05 7072.72 6609.65 6940.43 6616.14 10486.71
3
PCB 设计建议
3.1 Fanout封装设计建议
Hi3716M 的封装为PBGA600 ，管脚间距0.8 毫米。在PCB 设计时， 可以采用四层PCB 板的设计，建议如下分层： TOP 层：信号走线 内一层：地平面层 内二层：电源平面层 BOTTOM 层：信号走线 在成本非常敏感的应用方案中， 也可以采用二层PCB 板的设计， PCB 分 层建议如下： TOP 层：信号走线和部分电源走线 BOTTOM 层：地平面层和部分电源走线 PCB 设计注意事项： 元器件布局在TOP 层，信号线尽量走TOP 层，滤波小电容可放在 BOTTOM 层。 电源管脚用走粗线。 尽量保持BOTTOM 层为一个完整的地平面层。 主芯片出线推荐过孔大小为8mil， 线宽为5mil 。PCB 材料FR-4， PCB 板厚度为1.6 毫米，铜箔厚度为1 盎司，填充介质介电常数4.2。 主芯片出线示例如图3-1 所示。