数字逻辑与数字系统四五六章答案
第四章习题答案1.设计4个寄存器堆。
解：
寄存器组
2. 设计具有4个寄存器的队列。
解：
输入数据输出数据
3．设计具有4个寄存器的堆栈
解：可用具有左移、右移的移位寄存器构成堆栈。
栈顶
SR 1
SR 2
SR 3
输入数据
输出数据
压入弹出
4．SRAM 、DRAM 的区别
解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。
SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率；
5. 为什么DRAM 采用行选通和列选通
解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。
6. 用ROM 实现二进制码到余3码转换 解： 真值表如下：
8421
码
余三码 B 3B 2B
G 3G 2G
1
B 0
1
G 0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1
0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1
0 0
最小项表达式为：
G 3=∑)9,8,7,6,5( G 2=∑)9,4,3,2,1( G 1=∑)8,7,4,3,0( G 0=∑)8,6,4,2,0( 阵列图为：
G 3G 2G 1G
B 3B 2B 1B B 0
7. 用ROM 实现8位二进制码到8421码转换
解：输入为8位二进制数，输出为3位BCD 码，12位二进制数，所以，所需ROM 的容量为：28
*12=3072
8.ROM、EPROM和EEPROM的区别
解：ROM 指的是“只读存储器”，即Read-Only Memory。这是一种线路最简单半导体电路，通过掩模工艺，一次性制造，其中的代码与数据将永久保存(除非坏掉)，不能进行修改。
EPROM 指的是“可擦写可编程只读存储器”，即Erasable Programmable Read-Only Memory。是采用浮栅技术生产的可编程存储器，它的存储单元多采用N沟道叠栅MOS管，信息的存储是通过MOS管浮栅上的电荷分布来决定的，编程过程就是一个电荷注入过程。编程结束后，由于绝缘层的包围，注入到浮栅上的电荷无法泄漏，因此电荷分布维持不变，EPROM也就成为非易失性存储器件了。当外部能源（如紫外线光源）加到EPROM上时，EPROM内部的电荷分布才会被破坏，此时聚集在MOS管浮栅上的电荷在紫外线照射下形成光电流被泄漏掉，使电路恢复到初始状态，从而擦除了所有写入的信息。这样EPROM又可以写入新的信息。
EEPROM 指的是“电可擦除可编程只读存储器”，即Electrically Erasable Programmable Read-Only Memory。也是采用浮栅技术生产的可编程ROM，但是构成其存储单元的是隧道MOS管，隧道MOS管也是利用浮栅是否存有电荷来存储二值数据的，不同的是隧道MOS管是用电擦除的，并且擦除的速度要快的多（一般为毫秒数量级）。它的最大优点是可直接用电信号擦除，也可用电信号写入。E2PROM的电擦除过程就是改写过程，它具有ROM的非易失性，又具备类似RAM的功能，可以随时改写（可重复擦写1万次以上）。目前，大多数E2PROM芯片内部都备有升压电路。因此，只需提供单电源供电，便可进行读、擦除/写操作，这为数字系统的设计和在线调试提供了极大方便。
9. flash存储器的特点
解： Flash也是一种非易失性的内存，属于EEPROM的改进产品。FLASH是结合EPROM和EEPROM技术达到的，FLASH使用雪崩热电子注入方式来编程。主要特点是，FLASH对芯片提供大块或整块的擦除，而EEPROM则可以一次只擦除一个字节(Byte)。这就降低了设计的复杂性，它可以不要EEPROM单元里多余的晶体管，所以可以做到高集成度，大容量，另FLASH的浮栅工艺上也不同，写入速度更快。
10. 用256K×8芯片实现256K×32的ROM
解：需要4片256K×8的存储器，进行位扩展。
︰
A0
︰
︰
D0
︰
︰
︰地
址
线
数
据
线
︰
︰
11. 用1M×4芯片实现1M×16的SRAM
解：需要4片
1M×4的存储器，进行位扩展。
12 用256K×4芯片实现1M×8的DRAM
解：需8片1M×4的存储器，进行字位同时扩展。
13．用1M×8芯片实现4M×8的DRAM
解：需4片1M ×8的存储器，进行字扩展。
A20A21
A0︰︰A19D0︰︰︰D7
地址线
数据线
A0 2
×8A7 I/O
A0 31M ×8A7 I/O
A0 4256K ×8A7 I/O
A0 11M ×8A7 I/O
译码器
1M 2:4CE
CE
CE
CE
14．用64K ×4芯片实现64K ×16的ROM 解：需4片64K ×4的存储器，进行位扩展。
A0
︰︰A15
D0︰
︰︰D15
地址
线数据线
A0 CE 4
I/O
A0 CE 164K ×4
A7 I/O
︰︰︰
︰︰︰
15．用1M ×8芯片实现4M ×16的ROM
解：需8片1M ×8的存储器，进行字位同时扩展。
第五章 习题答案
1. 画出与阵列编程点 解：
---
2. 画出或阵列编程点 解：
----X 1X 2X 3X 4
3. 与、或阵列均可编程，画出编程点。 解;
1A -B B -F 3
2
4. 4变量LUT 编程 解：
A 0A 1A 2
A 3
SOP 输出
5. 用VHDL 写出4输入与门 解： 源代码：
LIBRARY IEEE ；
USE IEEE .STD_LOGIC_1164.ALL ；
ENTITY and4 IS
PORT (a ，b ，c ，d ：IN STD_LOGIC ； x ：OUT STD_LOGIC ）； END and4；
ARCHITECTURE and4_arc OF and4 IS BEGIN
x ＜＝a AND b AND c AND d ； END and4_arc ；
6. 用VHDL 写出4输入或门 解： 源代码：
LIBRARY IEEE ；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY or4 IS
PORT (a，b，c，d：IN STD_LOGIC；
x：OUT STD_LOGIC）；
END or4；
ARCHITECTURE or4_arc OF or4 IS
BEGIN
x＜＝a OR b OR c OR d；
END or4_arc；
7.用VHDL写出SOP表达式
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY sop IS
PORT (a，b，c，d，e，f：IN STD_LOGIC；
x：OUT STD_LOGIC）；
END sop；
ARCHITECTURE sop_arc OF sop IS
BEGIN
x＜＝(a AND b) OR (c AND d) OR (e AND f)；
END sop_arc；
8.用VHDL写出布尔表达式
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY boolean IS
PORT (a，b，c：IN STD_LOGIC；
f：OUT STD_LOGIC）；
END boolean；
ARCHITECTURE boolean_arc OF boolean IS
BEGIN
f＜＝(a OR (NOT b)OR c) AND (a OR b OR(NOT c))AND ((NOT a) OR (NOT b) OR (NOT c))；
END boolean_arc；
9.用VHDL结构法写出SOP表达式
解：源代码：
――三输入与非门的逻辑描述
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY nand3 IS
PORT (a，b，c：IN STD_LOGIC；
x：OUT STD_LOGIC）；
END nand3；
ARCHITECTURE nand3_arc OF nand3 IS
BEGIN
x＜＝NOT (a AND b AND c)；
END nand3_arc；
――顶层结构描述文件
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY sop IS
PORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；
out4：OUT STD_LOGIC)；
END sop；
ARCHITECTURE sop_arc OF sop IS
COMPONENT nand3
PORT (a，b，c：IN STD_LOGIC；
x：OUT STD_LOGIC）；
END COMPONENT；
SIGNAL out1，out2，out3：STD_LOGIC；
BEGIN
u1：nand3 PORT MAP (in1，in2，in3，out1)；
u2：nand3 PORT MAP (in4，in5，in6，out2)；
u3：nand3 PORT MAP (in7，in8，in9，out3)；
u4：nand3 PORT MAP (out1，out2，out3，out4)；
END sop；
10.用VHDL数据流法写出SOP表达式
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY sop IS
PORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；
out4：OUT STD_LOGIC)；
END sop；
ARCHITECTURE sop_arc OF sop IS
BEGIN
out4＜＝(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)；
END sop_arc；
13.用VHDL设计3－8译码器
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY decoder_3_to_8 IS
PORT（a，b，c，g1，g2a，g2b：IN STD_LOGIC；
y：OUT STD_LOGIC _VECTOR（7 downto 0））；
END decoder_3_to_8；
ARCHITECTURE rt1 OF decoder_3_to_8 IS
SIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）；
BEGIN
indata＜＝c & b & a；
PROCESS（indata，g1，g2a，g2b）
BEGIN
IF（g1＝′1′ AND g2a＝′0′ AND g2b＝′0′）THEN
CASE indata IS
WHEN "000"＝＞y＜＝"11111110"；
WHEN "001"＝＞y＜＝"11111101"；
WHEN "010"＝＞y＜＝"11111011"；
WHEN "011"＝＞y＜＝"11110111"；
WHEN "100"＝＞y＜＝"11101111"；
WHEN "101"＝＞y＜＝"11011111"；
WHEN "110"＝＞y＜＝"10111111"；
WHEN others＝＞y＜＝"01111111"；
END CASE；
ELSE
y＜＝"11111111"；
END IF；
END PROCESS；
END rt1；
14.用VHDL设计七段显示译码器
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY segment7 IS
PORT（xin：IN STD_LOGIC _VECTOR（3 downto 0）；
lt，rbi：IN STD_LOGIC；
yout：OUT STD_LOGIC _VECTOR（6 downto 0）；
birbo：INOUT STD_LOGIC）；
END segment7；
ARCHITECTURE seg7448 OF segment7 IS
SIGNAL sig_xin：STD_LOGIC _VECTOR（3 downto 0）；
BEGIN
sig_xin＜＝xin；
PROCESS（sig_xin，lt，rbi，birbo）
BEGIN
IF（birbo＝′0′）THEN
yout＜＝"0000000"；
ELSIF （lt＝′0′）THEN
yout＜＝"1111111"；
birbo＜＝′1′；
ELSIF （rbi＝′0′AND sig_xin＝"0000"）THEN
yout＜＝"0000000"；
birbo＜＝′0′；
ELSIF （rbi＝′1′ AND sig_xin＝"0000"）THEN
yout＜＝"1111110"；
birbo＜＝′1′；
ELSE
birbo＜＝′1′；
CASE sig_xin IS
WHEN "0001"＝＞yout＜＝"0110000"；
WHEN "0010"＝＞yout＜＝"1101101"；
WHEN "0011"＝＞yout＜＝"1111001"；
WHEN "0100"＝＞yout＜＝"0110011"；
WHEN "0101"＝＞yout＜＝"1011011"；
WHEN "0110"＝＞yout＜＝"0011111"；
WHEN "0111"＝＞yout＜＝"1110000"；
WHEN "1000"＝＞yout＜＝"1111111"；
WHEN "1001"＝＞yout＜＝"1110011"；
WHEN others＝＞yout＜＝"0100011"；
END CASE；
END IF；
END PROCESS；
END seg7448；
15.用VHDL设计8/3优先编码器
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY priorityencoder IS
PORT（din：IN STD_LOGIC _VECTOR（7 downto 0）；
ei：IN STD_LOGIC；
yout：OUT STD_LOGIC _VECTOR（2 downto 0）；
eo，gs：OUT STD_LOGIC）；
END priorityencoder；
ARCHITECTURE cod74148 OF priorityencoder IS BEGIN
PROCESS（ei，din）
BEGIN
IF（ei＝′1′）THEN
yout＜＝"111"；
eo＜＝′1′；
gs＜＝′1′；
ELSE
IF(din(7)＝′0′ ) THEN
yout＜＝"000"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(6)＝′0′ ) THEN
yout ＜＝"001"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(5)＝′0′ ) THEN
yout＜＝"010"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(4)＝′0′ ) THEN
yout＜＝"011"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(3)＝′0′ ) THEN
yout＜＝"100"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(2)＝′0′ ) THEN
yout＜＝"101"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(1)＝′0′ ) THEN
yout＜＝"110"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din(0)＝′0′ ) THEN
yout＜＝"111"；
eo＜＝′1′；
gs＜＝′0′；
ELSIF(din＝"11111111") THEN
yout＜＝"111"；
eo＜＝′0′；
gs＜＝′1′；
END IF；
END IF；
END PROCESS；
END cod74148；
16.用VHDL设计BCD码至二进制码转换器。
解：源代码：
library ieee;
use ieee.std_logic_1164.all;
entity bcdtobi is
port(
bcdcode : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
start: in std_logic;
qbit : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
end;
architecture behavioral of bcdtobi is
begin
process(start)
begin
if start='0' then
case bcdcode(7 downto 0) is
when "00000000"=>qbit(3 downto 0)<="0000";
when "00000001"=>qbit(3 downto 0)<="0001";
when "00000010"=>qbit(3 downto 0)<="0010";
when "00000011"=>qbit(3 downto 0)<="0011";
when "00000100"=>qbit(3 downto 0)<="0100";
when "00000101"=>qbit(3 downto 0)<="0101";
when "00000110"=>qbit(3 downto 0)<="0110";
when "00000111"=>qbit(3 downto 0)<="0111";
when "00001000"=>qbit(3 downto 0)<="1000";
when "00001001"=>qbit(3 downto 0)<="1001";
when "00010000"=>qbit(3 downto 0)<="1010";
when "00010001"=>qbit(3 downto 0)<="1011";
when "00010010"=>qbit(3 downto 0)<="1100";
when "00010011"=>qbit(3 downto 0)<="1101";
when "00010100"=>qbit(3 downto 0)<="1110";
when "00010101"=>qbit(3 downto 0)<="1111";
when others=>qbit(3 downto 0)<="0000";
end case;
else
qbit(3 downto 0)<="0000";
end if;
end process;
end behavioral;
17.用VHDL设计4位寄存器
解：异步复位
源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY register_4 IS
PORT（clk，r：IN STD_LOGIC；
din：IN STD_LOGIC _VECTOR（3 downto 0）；
qout：OUT STD_LOGIC _VECTOR（3 downto 0））；
END register_4；
ARCHITECTURE rge_arc OF register_4 IS
SIGNAL q_temp：STD_LOGIC _VECTOR（3 downto 0）；
BEGIN
PROCESS（clk，r）
BEGIN
IF（r＝′1′）THEN
q_temp＜＝"0000"；
ELSIF(clk′event AND clk＝′1′ ) THEN
q_temp＜＝din；
END IF；
qout＜＝q_temp；
END PROCESS；
END rge_arc；
18.用VHDL设计4位双向移位寄存器
解：s1、s0控制工作方式，dsl为左移数据输入，dsr为右移数据输入。
源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY shiftreg IS
PORT（clk，r，dsr，dsl：IN STD_LOGIC；
s1，s0：IN STD_LOGIC；--function select
din：IN STD_LOGIC _VECTOR（3 downto 0）；--data in
qout：OUT STD_LOGIC _VECTOR（3 downto 0））；--data out END shiftreg；
ARCHITECTURE ls74194 OF shiftreg IS
SIGNAL iq：STD_LOGIC _VECTOR（3 downto 0）；
SIGNAL s：STD_LOGIC _VECTOR（1 downto 0）；
BEGIN
s＜＝s1 & s0；
PROCESS（clk，r）
BEGIN
IF（r＝′0′）THEN
iq＜＝"0000"；
ELSIF(clk′event AND clk＝′1′ ) THEN
CASE s IS
WHEN "00"＝＞null；
WHEN "01"＝＞iq＜＝dsr & din（3 downto 1）；--right
WHEN "10"＝＞iq＜＝din（2 downto 0）& dsl；--left
WHEN "11"＝＞iq＜＝din；--load
WHEN others＝＞null；
END CASE；
END IF；
qout＜＝iq；
END PROCESS；
END ls74194；
19.用VHDL设计8421码十进制加法计数器
解：异步清零，同步置数
源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
USE IEEE.STD_LOGIC_ARITH.ALL；
USE IEEE.STD_LOGIC_UNSIGNED.ALL；
ENTITY count10 IS
PORT（clk，clr，load：IN STD_LOGIC；
din：IN STD_LOGIC _VECTOR（3 downto 0）；
co：OUT STD_LOGIC；
qout：OUT STD_LOGIC _VECTOR（3 downto 0））；END count10；
ARCHITECTURE count10_arch OF count10 IS SIGNAL iq：STD_LOGIC _VECTOR（3 downto 0）；BEGIN
PROCESS（clr，clk，load）
BEGIN
IF（clr＝′0′）THEN
i q＜＝"0000"；
ELSIF(clk′event AND clk＝′1′ ) THEN
IF（load＝′0′）THEN
iq＜＝din；
ELSIF（iq＝9）THEN
iq＜＝"0000"；
ELSE
iq＜＝iq+1；
END IF；
END IF；
qout＜＝iq；
END PROCESS；
co＜＝′1′ WHEN iq＝"1001" ELSE
′0′；
END count10_arch；
20．用VHDL设计可逆格雷码计数器
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY gray_count IS
PORT（clk，y：IN STD_LOGIC；
qout：OUT STD_LOGIC _VECTOR（2 downto 0））；END gray_count；
ARCHITECTURE arch_gray OF gray_count IS
SIGNAL iq：STD_LOGIC _VECTOR（2 downto 0）；BEGIN
PROCESS（clk）
BEGIN
IF (clk′event AND clk＝′1′ ) THEN
IF（y＝′1′）THEN
CASE iq IS
WHEN "000"＝＞iq＜＝"001"；
WHEN "001"＝＞iq＜＝"011"；
WHEN "011"＝＞iq＜＝"010"；
WHEN "010"＝＞iq＜＝"110"；
WHEN "110"＝＞iq＜＝"111"；
WHEN "111"＝＞iq＜＝"101"；
WHEN "101"＝＞iq＜＝"100"；
WHEN others＝＞iq＜＝"000"；
END CASE；
END IF；
IF（y＝′0′）THEN
CASE iq IS
WHEN "000"＝＞iq＜＝"100"；
WHEN "100"＝＞iq＜＝"101"；
WHEN "101"＝＞iq＜＝"111"；
WHEN "111"＝＞iq＜＝"110"；
WHEN "110"＝＞iq＜＝"010"；
WHEN "010"＝＞iq＜＝"011"；
WHEN "011"＝＞iq＜＝"001"；
WHEN others＝＞iq＜＝"000"；
END CASE；
END IF；
END IF；
qout＜＝iq；
END PROCESS；
END arch_gray；
21. 用VHDL设计有限状态机
解：源代码：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY asm IS
PORT（clk，k，reset：IN STD_LOGIC；
qout：OUT STD_LOGIC _VECTOR（1 downto 0））；END asm；
ARCHITECTURE asm_arch OF asm IS
TYPE asm_st IS (s0,s1,s2,s3)；
SIGNAL current_state，next_state：asm_st；
BEGIN
reg：PROCESS（clk，reset）
BEGIN
IF (reset＝′1′ ) THEN
current_state＜＝s0；
ELSIF(clk′event AND clk＝′1′ ) THEN
current_state＜＝next_state；
END IF；
END PROCESS；
com：PROCESS（current_state，k）
BEGIN
CASE current_state IS
WHEN s0＝＞qout＜＝"00"；
IF (k＝′0′ ) THEN
next_state＜＝s1；
ELSE
next_state＜＝s0；
END IF；
WHEN s1＝＞qout＜＝"01"；
IF (k＝′0′ ) THEN
next_state＜＝s1；
ELSE
next_state＜＝s2；
END IF；
WHEN s2＝＞qout＜＝"10"；
IF (k＝′0′ ) THEN
next_state＜＝s3；
ELSE
next_state＜＝s2；
END IF；
WHEN s3＝＞qout＜＝"11"；
IF (k＝′0′ ) THEN
next_state＜＝s3；
ELSE
next_state＜＝s0；
END IF；
WHEN others＝＞next_state＜＝s0；
END CASE；
END PROCESS；
END asm_arch；
第六章习题答案
1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。当控制信号S a有效时，执行（Ra）→Rc 的操作；当控制信号S b有效时，执行（R b）→R C的操作。试写出连接电路的逻辑表达式，并画出逻辑电路图。解：
Rc = Ra·Sa·LDC + Rb·Sb·LDC
2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路。
解：
BUS
3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输出左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。试设计移位器的逻辑电路。
解：
数字逻辑与数字系统四五六章答案
第四章习题答案1.设计4个寄存器堆。 解： 寄存器组 2. 设计具有4个寄存器的队列。 解： 输入数据输出数据 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。
栈顶 SR 1 SR 2 SR 3 输入数据 输出数据 压入弹出 4．SRAM 、DRAM 的区别 解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。 SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM 采用行选通和列选通 解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM 实现二进制码到余3码转换 解： 真值表如下： 8421 码 余三码 B 3B 2B G 3G 2G
数字逻辑课后习题答案(科学出版社_第五版)
第一章开关理论基础1.将下列十进制数化为二进制数和八进制数 十进制二进制八进制 49 110001 61 53 110101 65 127 1111111 177 635 1001111011 1173 7.493 111.1111 7.74 79.43 10011001.0110111 231.334 2.将下列二进制数转换成十进制数和八进制数 二进制十进制八进制 1010 10 12 111101 61 75 1011100 92 134 0.10011 0.59375 0.46 101111 47 57 01101 13 15 3.将下列十进制数转换成8421BCD码 1997=0001 1001 1001 0111 65.312=0110 0101.0011 0001 0010 3.1416=0011.0001 0100 0001 0110 0.9475=0.1001 0100 0111 0101 4.列出真值表，写出X的真值表达式 A B C X 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0
1 0 1 1 1 1 0 1 1 1 1 1 X=A BC+A B C+AB C+ABC 5.求下列函数的值 当A,B,C为0,1,0时：A B+BC=1 (A+B+C)(A+B+C)=1 (A B+A C)B=1 当A,B,C为1,1,0时：A B+BC=0 (A+B+C)(A+B+C)=1 (A B+A C)B=1 当A,B,C为1,0,1时：A B+BC=0 (A+B+C)(A+B+C)=1 (A B+A C)B=0 6.用真值表证明下列恒等式 (1) (A⊕B)⊕C=A⊕(B⊕C) A B C (A⊕B)⊕C A⊕(B⊕C) 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 所以由真值表得证。 （2）A⊕B⊕C=A⊕B⊕C
第四章 《数字逻辑》(第二版)习题答案
第四章 1．分析图1所示的组合逻辑电路，说明电路功能，并画出其简化逻辑电路图。 图1 组合逻辑电路 解答 ○1根据给定逻辑电路图写出输出函数表达式 C ABC B ABC A ABC F⋅ + ⋅ + ⋅ = ○2用代数法简化输出函数表达式 C B A ABC C B A ABC C) B (A ABC C ABC B ABC A ABC F + = + + + = + + = ⋅ + ⋅ + ⋅ = ○3由简化后的输出函数表达式可知，当ABC取值相同时，即为000或111时，输出函数F的值为1，否则F的值为0。故该电路为“一致性电路”。○4实现该电路功能的简化电路如图2所示。 图2
2． 分析图3所示的逻辑电路，要求： (1) 指出在哪些输入取值下，输出F 的值为1。 (2) 改用异或门实现该电路的逻辑功能。 图3 组合逻辑电路 解答 分析给定逻辑电路，可求出输出函数最简表达式为 C B A C B A F ⊕⊕=⊕⊕= ○ 1 当ABC 取值000、011、101、110时，输出函数F 的值为1； ○ 2 用异或门实现该电路功能的逻辑电路图如图4所示。 图4 3．析图5所示组合逻辑电路，列出真值表，并说明该电路的逻辑功能。 图5 组合逻辑电路 = 1 = 1 = 1 A W B C D X Y Z . . .
解答 ○ 1 写出电路输出函数表达式如下： D C Z C,B Y B,A X A,W ⊕=⊕=⊕== ○ 2 列出真值表如表1所示。 表1 ABCD WXYZ ABCD WXYZ 0000 0001 0010 0011 0100 0101 0110 0111 0000 0001 0011 0010 0110 0111 0101 0100 1000 1001 1010 1011 1100 1101 1110 1111 1100 1101 1111 1110 1010 1011 1001 1000 ○3 由真值表可知，该电路的功能是将四位二进制码转换成Gray 码。 4．设计一个组合电路，该电路输入端接收两个2位二进制数A=A 2A 1,B=B 2B 1。 当A ＞B 时，输出Z=1，否则Z=0。 解答 ○1 根据比较两数大小的法则，可写出输出函数表达式为 1 1212122112222B A A B B A B A B )A B ⊙(A B A Z ++=+= ○2根据所得输出函数表达式，可画出逻辑电路图如图6所示。
数字逻辑设计习题参考答案(第4章)
第4章 组合逻辑电路 4—1 分析下图所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。 C B)⊙(⊕=A Y 经过真值表分析其逻辑功能为当A 、B 、C 三个输入信号中有且只有两个为1时输出为1，其他为0。 4—2 逻辑电路如下图所示： 1、写出S 、C 、P 、L 的函数表达式； 2、当取S 和C 作为电路的输出时，此电路的逻辑功能是什么？ X Z Y S ⊕⊕= YZ X Z Y C +⋅⊕=)( Z Y P ⊕= Z Y L ⋅= 当取S 和C 作为电路的输出时，此电路的逻辑功能是1位全加器，其中X 为低位的进位，S 为当前位的和，C 为进位。（由真值表可C 与 YZ X Z Y +⋅+)(完全一致。） Z B C B A ⋅C B)⊙(⋅A Z ) (Z Y X ⊕⋅Z Y X ⊕⋅)(Z Y X ⊕⋅Z Y ⋅1234
4—3 下图是由三个全加器构成的电路，试写出其输出1F ，2F ，3F ，4F 的表达式。 Z Y X F ⊕⊕=1 Z Y X F ⋅⊕=)(2 Z XY Z XY F +⋅=3 XYZ F =4 4—4 下图是由3线/8线译码器74LS138和与非门构成的电路，试写出1P 和 2P 的表达式，列出真值表，说明其逻辑功能。 ABC C B A m m m m Y Y P +⋅⋅=+=⋅=⋅=7070701 6543216543212m m m m m m Y Y Y Y Y Y P +++++=⋅⋅+⋅⋅= C B C A B A ++= P1的逻辑功能为当三个输入信号完全一致时输出为1。 P2的逻辑功能为当上输入信号不完全一致时输出为1。 4—5使用74LS138 译码器及少量门电路对三台设备状态进行监控，由不同指示灯进行指示。当设备正常工作时，指示灯绿灯亮；当有一台设备出故障时，指示灯红灯亮；当有两台设备出故障时，指示灯黄灯亮；当有三台设备出故障时，指示灯红灯和黄灯都亮。 1234
《数字逻辑》(第二版)习题答案 第五章
习题五 1. 简述时序逻辑电路与组合逻辑电路的主要区别。 解答 组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。组合电路具有如下特征： ①由逻辑门电路组成，不包含任何记忆元件； ②信号是单向传输的，不存在任何反馈回路。 时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。时序逻辑电路具有如下特征： ○1电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能； ○2电路中包含反馈回路，通过反馈使电路功能与“时序”相关； ○3电路的输出由电路当时的输入和状态(过去的输入)共同决定。 2. 作出与表1所示状态表对应的状态图。 表1 状态表
解答 根据表1所示状态表可作出对应的状态图如图1所示。 图1 3. 已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出 响应序列。 图 2 解答 状态响应序列：A A B C B B C B 输出响应序列：0 0 0 0 1 0 0 1
4. 分析图3所示逻辑电路。假定电路初始状态为“00”，说明该电路逻 辑功能 。 图 3 解答 ○1 根据电路图可写出输出函数和激励函数表达式为 x K x,J ,x K ,xy J y xy Z 111121 2===== ○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示， 状态图如图4所示。 表2 图4
○3 由状态图可知，该电路为“111…”序列检测器。 5. 分析图5所示同步时序逻辑电路，说明该电路功能。 图5 逻辑电路图 解答 ○1 根据电路图可写出输出函数和激励函数表达式为 ) (D ,x y x D y y x Z 21112121 212y x y y y y y x ⊕=+=+= ○2 根据输出函数、激励函数表达式和D 触发器功能表可作出状态表如表3所示， 状态图如图6所示。 表3
数字逻辑第四章答案
1 第4章 作业答案 1、某工厂有三个车间，每个车间各需1kW 电力。这三个车间有两台发电机组供 电，一台是1kW ，另一台是2kW 。三个车间经常不同时工作，有时共有1个车间工作，有时两个或三个车间同时工作。为了节省能源又能保证电力供应，请设计一个逻辑电路，能自动完成供电分配任务。（所需要的门电路输入引脚个数和类型无限制要求，但是尽量用与非门和异或门实现）。 解：设A 、B 、C 分别为三个车间工作时的电力需求情况，1为工作，需要用 电，0为不工作不需要电力供应；输出为两个F 1、F 2，F 1=1表示需要1Kw 的发电机供电，F 2=1表示需要2Kw 的发电机供电，根据题意列阵真值 根据真值表得F 1和F 2的逻辑函数为： 电路图为： 2、分析下面逻辑电路图的功能。 解：根据电路图写出布尔表达式为：BC A BC A F +=∙= 根据真值表可知，当A 为1或B 、C 同时为1时，输出F=1；此电路可看作一个表决电路，A 为主裁 判，B 、C 为副裁判，规则为：当主裁判通过或两个副裁判同时通过时，最终表决结果F 为通过。 3、使用74138和与非门（输入引脚数目无限制）实现函数BC A F += 解：将函数扩展成为最小项表达式： 也可以如下操作： 4、使用74151和逻辑门实现下列逻辑函数。 （1）∑=)7,3,1,0(),,(m C B A F 解：7766554433221100D m D m D m D m D m D m D m D m Y +++++++= 令输入D 0、D 1、D 3、D 7为1，D 2、D 4、D 5、D 6为0，可得： （2）∑=)14,11,9,5,4,3,1(),,,(m D C B A F （可参考课本P89 例 解：ABC D A B B D F ++++++= 设ABC 为输入地址，则有： D 2输入1，D 3、D 6输入0，D 0、D 1、D 4、D 5输入变量D ，D 7输入D
数字逻辑第四章课后答案
数字逻辑第四章课后答案 盛建伦：《数字逻辑与VHDL逻辑设计》习题解答 习题4解答 4-1 试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。 解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。 化简后的函数 4-2 CDAB00010010010111100110111000111000A &&B C&&&&&F&FBCDABDBCDACDBCDABDBCDACDBCDABDBCDACDD&试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。真值表：逻辑函数表达式： ABC000001010011100101110111Y01101001=1ABC逻辑图 =1YYABCABCABCABC(AB)C4-1 盛建伦：《数字逻辑与VHDL逻辑设计》习题解答 4-3
用与非门设计四变量多数表决电路。当输入变量A、B、C、D有三个或三个以上为1时输出为1，输入为其他状态时输出为0。 解： 真值表：先用卡诺图化简，然后变换成与非-与非表达式： ABCD00000010001101000101011001111000101010111100110111101111 YABDABCBCDACDABDABCBCDACDABDABCBCDACDY00000010010111C&00010A B00011110CD00010000001011100111001010010逻辑图 A &B&&Y逻辑函数表达式：D 4-4 &用门电路设计一个代码转换电路，输入为4位二进制代码，输出为4位循环码。 解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。 4-2 盛建伦：《数字逻辑与VHDL逻辑设计》习题解答 真值表：卡诺图化简： ABCDY1Y2Y3Y40000000000010001001000110011001001000110010101110110 0101011101001000110010011101101011111011111011001010110110111110 100111111000ABCD00011110000011011100111100100011Y3的卡诺图化简后的逻辑函数：Y1AY2ABABABY3BCBCBC Y4CDCDCD4-3
数字逻辑第四版课后练习题含答案
数字逻辑第四版课后练习题含答案 1. 第一章 1.1 课后习题 1. 将十进制数22转换为二进制数。 答：22 = 10110 2. 将二进制数1101.11转换为十进制数。 答：1101.11 = 1 x 2^3 + 1 x 2^2 + 0 x 2^1 + 1 x 2^0 + 1 x 2^(-1) + 1 x 2^(-2) = 13.75 3. 将二进制数1101.01101转换为十进制数。 答：1101.01101 = 1 x 2^3 + 1 x 2^2 + 0 x 2^1 + 1 x 2^0 + 0 x 2^(-1) + 1 x 2^(-2) + 1 x 2^(-4) + 0 x 2^(-5) + 1 x 2^(-6) = 13.40625 1.2 实验习题 1. 合成与门电路 设计一个合成与门电路，使得它的输入A,B和C，只有当A=B=C=1时输出为1，其他情况输出为0。 答：下面是一个合成与门电路的示意图。 合成与门电路示意图 其中，S1和S2是两个开关，当它们都被打开时，电路才会输出1。
2. 第二章 2.1 课后习题 1. 将十进制数168转换为八进制数和二进制数。 答：168 = 2 x 8^3 + 1 x 8^2 + 0 x 8^1 + 0 x 8^0 = 250(八进制)。 168 = 10101000(二进制)。 2. 将八进制数237转换为十进制数和二进制数。 答：237 = 2 x 8^2 + 3 x 8^1 + 7 x 8^0 = 159(十进制)。 237 = 010111111(二进制)。 2.2 实验习题 1. 全加器电路 设计一个全加器电路，它有三个输入A,B和C_in，两个输出S和C_out。 答：下面是一个全加器电路的示意图。 C_in | / \\ / \\ / \\ / \\ / \\ A|________ \\ | | AND Gate ______| | B|__| XOR |_| S \\
数字逻辑第5章习题参考解答
5.31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。 解：真值表如下 利用卡诺图进行化简，可以得到最小积之和表达式为 Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y2 采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非
5.32做出练习题5.31定义的BUT 门的门级设计，要求以cmos 实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。 解：cmos 晶体管用量：反相器2个 2输入与非门4个 3输入与非门6个 为了尽量减少晶体管用量，可以采用下列表达式，以便实现器件的重复使用： F1=(A1·B1)·(A2’+B2’) =(A1·B1)·(A2·B2) ’= [(A1·B1)’+(A2·B2)’’]’ F2=[(A2·B2)’+(A1·B1)’’]’ 电路图： 晶体管用量：20只 （原设计中晶体管用量为40只） 5.34已知函数,,,(3,7,11,12,13,14)W X Y Z F =∑，说明如何利用练习题5.31定义的单个BUT 门和单个二输入或门实现F. 解：BUT 门输出采用最小项和的形式表达为 ()∑=2,2,1,114,13,121B A B A Y ，()∑=2,2,1,111,7,32B A B A Y 将两个输出相或就可以得到要求实现的函数。 5.19 指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。 解：a ）,,(2,4,7)X Y Z F =∑
数字逻辑第4章习题参考解答
数字逻辑第四章参考解答： 4-5 根据Demorgan 定理，Z Y X ⋅+的补为'''Z Y X +⋅。但这两个函数在XYZ=110时都等于1。对于一个给定的输入组合，一个函数和其补函数怎么能都等于1呢？出了什么错误？ 答：在利用定理时，没有考虑到运算先后顺序，正确的补函数应该为： ()()()''''''''''Z X Y X Z Y X Z Y X Z Y X ⋅+⋅=+=⋅⋅=⋅+ 4.7请写出下面各个逻辑函数的真值表. a) Z Y X Y X F ⋅⋅+⋅=''' 可先简化为：()()Z Y X Z Y Y X F +=+⋅=''' c) F=W+X ’·(Y ’+Z)=W+X ’·Y ’+X ’·Z W X Y Z F W X Y Z F 0 0 0 0 1 1 0 0 0 1 0 1 1 1 1 1
h) F=(((A+B)’+C’)’+D)’=A’·B’·D’+C’·D’ 4.25 证明OR(n)可以采用(n-1)个OR(2)实现；NOR也能这样吗？证明你的结论。 解：根据逻辑定理： ()... () ()() () +x x + + + + x x x x = x x x x 2 1 ... 2 3 5 4 5 4 + + + 1+ 3 +
第1次运算实现2个变量的OR ，第2次运算实现3个变量的OR ，第(n-1)次运算就可以实现n 个变量的OR 。 NOR 不能这样做：以3个变量为例：利用DeMorgan ’s 定理 ()()()()'321'3'2'1'3'21x x x x x x x x x ++≠+⋅=++ 所以不能采用这种方式交换。 4.36 对于XNOR ，写出真值表，积之和表达式以及对应的与或构造逻辑图。 解：真值表 逻辑式：''B A B A F ⋅+⋅= 逻辑图： 4.38 采用题设条件如何得到反相器〔题略〕。 答：只能利用XNOR 实现，在逻辑表达式''B A B A F ⋅+⋅=中，令B 或A 等于0〔将该输入端接地〕，即可实现反相器功能。 标准和与标准积. a) ()()∏∑==Y X Y X F ,,3,02,1 标准和：Y X Y X F ⋅+⋅='' 标准积：()()''Y X Y X F +⋅+=
(完整word版)数字逻辑第六章
第六章时序逻辑电路 1 ：构成一个五进制的计数器至少需要（）个触发器 A：5 B：4 C：3 D：2 您选择的答案: 正确答案: C 知识点：n个触发器可构成一个不大于2n进制的计数器。 A -————-————-——-——--——------——--——----——--———-——-—-———————--—-—————-——--————-— 2 ：构成一个能存储五位二值代码的寄存器至少需要（）个触发器 A:5 B：4 C:3 D：2 您选择的答案：正确答案： A 知识点：一个触发器能储存1位二值代码,所以用n个触发器组成的寄存器能储存n位二值代码。—-————-—---—---—-—-——--—-—-—----————---—---———--—---—--——---—-------—-——--——
3 : 移位寄存器不具有的功能是（） A:数据存储 B：数据运算 C：构成计数器 D:构成译码器 您选择的答案: 正确答案: D 知识点：移位寄存器不仅可以存储代码,还可以实现数据的串行—并行转换、数值的运算、数据处理及构成计数器。 -—-—————---—--——--—-——---——-———-—--—---——---————-————-----——-—--—-————--———— 4 ：下列说法不正确的是（） A:时序电路与组合电路具有不同的特点,因此其分析方法和设计方法也不同 B:时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数 C:用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能 D:用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能 您选择的答案：正确答案： D 知识点：时序逻辑电路的逻辑关系需用三个方程即输出方程、驱动方程及状态方程来描述。——---—-——-—————--—-——----—---—-—---—-——--—-—------————-——--——--———--—-------
数字逻辑与数字系统设计_中国矿业大学3中国大学mooc课后章节答案期末考试题库2023年
数字逻辑与数字系统设计_中国矿业大学3中国大学mooc课后章节答案期末考试题库2023年 1.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与 结构体两部分，实体体描述的是( ) 答案: 器件外部特性 2.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于( ) 答案: FPGA 3.AHDL中，下列哪一个符号不是关系运算符 答案: => 4.AHDL运算符优先级的说法正确的是( ) 答案:
括号可以改变优先级 5.AHDL中，正确给变量X赋值的语句是( ) 答案: x =a # b; 6.在EDA中，ISP的中文含义是( ) 答案: 在系统编程 7.在EDA中，IP的中文含义是( ) 答案: 知识产权核 8.在AHDL的table语句中，条件句中的"=>"不是操作符号，它只相当与( ) 作用。
答案: then 9.下面哪一个可以用作AHDL中的合法的子程序名( ) 答案: out 10.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程： 答案: 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试； 11.AHDL语言中的if语句，下列代码哪一行有错误 其中low, high为输入变量，Highest[1..0]为输出变量 1 | IF high THEN --如果输入信号high为高电平则 2 | Highest [] = 3; --highest []输出为3； 3 | ELSEIF low THEN --若high和middle都为低电平则判断
4 | Highest [] = 1; --low如果为高电平则highest []输出为1 5 | ELSE --若high,middle,low都为低电平则 6 | Highest [] = 0; --highest_level[]输出为0 7 | END IF; 答案: 3 12.AHDL语言中触发器实体的定义与设置中，下列代码哪一行有错误 1| SUBDESIGN bur_reg1 用SUBDESIGN标识程序名 2| ( 3| clk, load, in[7..0] : INPUT; 在（）中定义输入输出管脚 4| out[7..0] : OUTPUT;
逻辑与数字系统设计课后题答案(李晶皎)-清华大学出版社
逻辑与数字系统设计课后习题答案 第一章数字逻辑基础 1-1（1）（102）（2）219 （3）（10.25）（4）（31.857）（5）（0.453125）1-2（1）11111 （2）1000000 3）1110011 4）100101.1011 5）0.101 1-11 1）不正确 2）不正确 3) 不正确 4) 正确 1-21 1)F=M(0,1,7) 2)F=M(1,3,5)
3)F=M(0,2,4,7) 5)F=m（0,3,5,6,） 第二章逻辑门电路 2-5 （a）I LED=（5-2-0.5）/0.33=7.58 mA 第五章触发器 5-1 Q端波形： 5-3 (a) RS触发器的输入S=AQ'，R=BQ，代入RS触发器的特性方程Q*=S+R'Q 中，得：Q*=S+R'Q=AQ'+(BQ) 'Q=AQ'+(B'+Q')Q=AQ'+B'Q (b) RS触发器的输入S=CQ'，R=DQ'，代入RS触发器的特性方程Q*=S+R'Q
中，得：Q*=S+R'Q=CQ'+(DQ') 'Q=CQ'+(B'+Q)Q=CQ'+Q=C+Q 5-7 RS触发器的输入S=(AQ')'=A'+Q，R=(BQ)'，代入RS触发器的特性方程Q*=S+R'Q中，得：Q*=S+R'Q=(A'+Q)+((BQ) ')'Q=A'+Q+BQ=A'+Q 5-8 由图中可知，当R D'=0时，Q1*=Q2*=0；当R D'=1时，在时钟脉冲的下降沿，Q1*=D，Q2*=JQ2'+K'Q2= Q1Q2'，画出波形图： 5-16 (1) 正边沿JK触发器，在CP的上升沿Q*= JQ'+K'Q，波形如下：
数字逻辑知到章节答案智慧树2023年江西理工大学
数字逻辑知到章节测试答案智慧树2023年最新江西理工大学第一章测试 1.四位二进制数的最大数是（）。 参考答案: 1111 2.将数1101.11B转换为十六进制数为（）。 参考答案: D.CH 3.十数制数2006.375转换为二进制数是（）。 参考答案: 11111010110.011 4.将十进制数130转换为对应的八进制数（）。 参考答案: 202 5.四位二进制数0111加上0011等于1010。（） 参考答案: 对
6.16进制数2B等于10进制数（）。 参考答案: 43 7.16进制数3.2等于2进制数（）。 参考答案: 11.001 8.十进制数9比十六进制数9小。（） 参考答案: 错 9.与八进制数(47.3)8等值的数为（） 参考答案: (100111.011)2;(27.6)16 10.有符号数10100101的补码是（）。 参考答案: 11011011 11.[X]补＋[Y]补=（）。 参考答案: [X＋Y]补
12.十进制数7的余3码是（）。 参考答案: 1010 13.以下代码中为无权码的为（）。 参考答案: 余三码;格雷码 14.格雷码具有任何相邻码只有一位码元不同的特性。（） 参考答案: 对 第二章测试 1.逻辑函数的表示方法中具有唯一性的是（）。 参考答案: 卡诺图;真值表 2.在何种输入情况下，“与非”运算的结果是逻辑0。（） 参考答案: 全部输入是1
3.逻辑变量的取值１和０可以表示（）。 参考答案: 电位的高、低;真与假;开关的闭合、断开;电流的有、无 4.A’+B’等于（）。 参考答案: (AB)’ 5.以下表达式中符合逻辑运算法则的是（）。 参考答案: A+1=1 6.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。 （） 参考答案: 对 7.求Y=A（B+C）+CD的对偶式是（）。 参考答案: (A+BC)(C+D)
数字逻辑第6章习题解答
习题六 6.1 可编程逻辑器件有哪些主要特点？ PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。它可以把一个数字系统集成在一片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。 采用PLD设计数字系统和中小规模相比具有如下特点： (1) 减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。 (2) 增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。 (3) 缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短； (4) 用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度； (5) 由于PLD集成度高，测试与装配的量大大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本； (6) 提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性； (7) 系统具有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。 6.2 常见PLD器件有哪些主要类型？ 常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。也有人把它们分别称为低密度PLD和高密度PLD。 6.3 简述PAL和PLA在结构上的主要区别。 PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的PAL器件的输入、输出端个数固定。在PAL器件的两个逻辑阵列中，与阵列可编程，用来产生函数最简与–或式中所必需的乘积项，PAL器件的或阵列不可编程，它完成对指定乘积项的或运算，产生函数的输出。 PLA的逻辑结构与PROM类似，也是由一个与阵列和一个或阵列构成。所不同的是，它的与阵列和或阵列一样是可编程的。而且，n个输入变量的与阵列不再是产生n2个与项，而是有P个与门就提供P个与项，每个与项与哪些变量相关可由编程决定。或阵列通过编程可选择需要的与项相或，形成与–或函数式。由PLA实现的与–或函数式一般是最简与–或表达式。 6.4 说明PAL器件输出及反馈电路的结构类型及其特点。 在品种较多的PAL器件中，其“与”阵列的结构是类同的，不同的是门阵列规模的大小和输出电路的结构。常见的输出结构有组合型输出和寄存器型输出两类。 (1) 组合型输出结构 组合输出型结构适用于组合电路。常见的有或门输出、或非门输出、与或门输出、与或非门输出以及带互补输出端的或门等。或门的输入端数，不尽相同，一般在2~8个之间。有的输
数字逻辑 白中英 第六版 答案
第六章习题答案 1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。当控制信号S a有效时，执行（Ra）→Rc的操作；当控制信号S b有效时，执行（R b）→R C的操作。试写出连接电路的逻辑表达式，并画出逻辑电路图。解： Rc = Ra·Sa·LDC + Rb·Sb·LDC 2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路。 解： BUS 3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输出左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。试设计移位器的逻辑电路。 解：
4 一个系统有A,B两条总线，为了接收来自任何一条总线上的数据并驱动任何一条总线，需要一个总线缓冲寄存器。请用D触发器和三态门设计一个总线缓冲寄存器。 解： 5 试构造能完成下列程序操作的ASM图： （a）if X = N, then … 。 （b）if X≠N, then …, else …。 解：
（c）for X from A to B, step C, do… 。解：
（d）while X = Y, do …。 解： （e）if X > N OR X < O, then …, else …。解：
6 有一个数字比较系统，它能对两个8位二进制进行比较。其操作过程如下：先将两个8位二进制数存入寄存器A和B, 然后进行比较，最后将大数移入寄存器A中。要求： ⑴画出此系统方框图，并构造ASM流程图。 ⑵设计一个计数器型控制器。 解：（1）
②状态转移真值表
数字逻辑电路与系统设计习题答案
第1章习题及解答 1.1 将下列二进制数转换为等值的十进制数。 （1）（11011）2 （2）（10010111）2 （3）（1101101）2 （4）（11111111）2 （5）（0.1001）2（6）（0.0111）2 （7）（11.001）2（8）（101011.11001）2 题1.1 解： （1）（11011）2 =（27）10 （2）（10010111）2 =（151）10 （3）（1101101）2 =（109）10 （4）（11111111）2 =（255）10（5）（0.1001）2 =（0.5625）10（6）（0.0111）2 =（0.4375）10（7）（11.001）2=（3.125）10（8）（101011.11001）2 =（43.78125）10 1.3 将下列二进制数转换为等值的十六进制数和八进制数。 （1）（1010111）2 （2）（110111011）2 （3）（10110.011010）2 （4）（101100.110011）2 题1.3 解： （1）（1010111）2 =（57）16 =（127）8 （2）（110011010）2 =（19A）16 =（632）8 （3）（10110.111010）2 =（16.E8）16 =（26.72）8 （4）（101100.01100001）2 =（2C.61）16 =（54.302）8 1.5 将下列十进制数表示为8421BCD码。 （1）（43）10 （2）（95.12）10
（3） （67.58）10 （4） （932.1）10 题1.5 解： （1） （43）10 =（01000011）8421BCD （2） （95.12）10 =（10010101.00010010）8421BCD （3） （67.58）10 =（01100111.01011000）8421BCD （4） （932.1）10 =（100100110010.0001）8421BCD 1.7 将下列有符号的十进制数表示成补码形式的有符号二进制数。 （1） +13 （2）−9 （3）+3 （4）−8 题1.7解： （1） +13 =（01101）2 （2）−9 =（10111）2 （3） +3 =（00011）2 （4）−8 =（11000）2 1.9 用真值表证明下列各式相等。 （1） B A B A B B A +=++ （2） ()()()AC AB C B A ⊕=⊕ （3） () C B A C B A +=+ （4） C A B A C A AB +=+ 题1.9解： （1） 证明B A B A B B A +=++