实验二半加器全加器
实验二 全加器的设计
1
任务分析:电路工作原理
2
知识准备:元件的包装入库
3
任务实施:图形输入中的层次设计
1
一、任务分析：全加器设计原理
全加器是指实现带进位的一位二进制数的加法 运算的器件。而半加器是不带进位的一位二进制 数的加法运算。故本次实验中采用半加器与其他 逻辑门的连接来实验全加运算。
经分析简单的两个半加器和一个或门连接而成， 电路图如图所示。
2
二、知识准备：元件的包装入库
打开任意一个已经保存的电路图并设置为当前项目， 即可通过执行菜单命令file/creat default symbol，将 设计文件打包成一个元件，系统默认的元件名为对应 电路图的文件名。由此，该电路图所对应特定功能的 元件即可在以后的设计中应用。
三、 任务实施：图形输入中的层次设计
1、设计半加器，并 编译、仿真、测试
2、将半加器包装入 库
3、设计全加器
实验二 组合逻辑电路(半加器、全加器)
《数字电子技术B》实验报告班级：姓名学号：实验二组合逻辑电路（半加器、全加器）一、实验目的1.掌握组合逻辑电路的功能测试。
2.验证半加器和全加器的逻辑功能。
3.学会二进制数的运算规律。
二、实验仪器及材料74LS00 二输入端四与非门 3片74LS86 二输入端四异或门 1 片74LS54 四组输入与或非门 1片三、实验内容（如果有可能，附上仿真图）1.组合逻辑电路功能测试。
（1）.用2片74LS00组成图2.1所示逻辑电路。
为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。
（2）.图中A、B、C接电平开关，Y1，Y2接发光管电平显示。
（3）.接表2.1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式。
（4）.将运算结果与实验比较。
表2.1Y1=A+B Y2=(A’*B)+(B’*C)2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可有一个集成异或门和二个与非门组成如图2.2。
图2.2（1）.在实验仪上用异或门和与门接成以上电路。
A、B接电平开关K，Y，Z接电平显示。
（2）.按表2.2要求改变A、B状态，填表。
表2.23.（1）.写出图2.3电路的逻辑表达式。
（2）.根据逻辑表达式列真值表。
表2.3（5）按原理图选择与非门并接线进行测试，将测试结果记入表2.4，并与上表进行比较看逻辑功能是否一致。
4. 测试用异或、与或和非门组成的全加器的逻辑功能。
全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。
（1）.画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。
（2）.找出异或门、与或非门和与门器件按自己画出的图接线。
接线时注意与或非门中不用的与门输入端接地。
（3）.当输入端A i、B i及C i-1为下列情况时，用万用表测量S i和C i的电位并将其转为逻辑状态填入下表。
组合逻辑电路设计之全加器半加器
班级姓名学号实验二组合电路设计一、实验目的(1)验证组合逻辑电路的功能(2)掌握组合逻辑电路的分析方法(3)掌握用SSI小规模集成器件设计组合逻辑电路的方法(4)了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00, 74LS86三、实验原理1 •组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。
因此，组合电路的特点是无“记忆性”。
在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。
所以各种功能的门电路就是简单的组合逻辑电路。
组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。
实验中用到的74LS00和74LS86的引脚图如图所示。
00 四2输入与非门4B 4A 4Y 3B 3A 3Y1A 1B 1Y 2A 2B 2Y GND2•组合电路的分析方法。
组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。
分析一般分为(1)由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。
(2)列出真值表。
(3)根据对真值表的分析，确定电路功能。
3•组合逻辑电路的设计方法。
组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。
一般设计的逻辑电路的过程如图(1)通过对给定问题的分心，获得真值表。
在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。
(2)通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。
(3)根据最简逻辑表达式得到逻辑电路图。
四•实验内容。
1•分析，测试半加器的逻辑功能。
实验二组合逻辑电路实验(半加器、全加器)
5、记录实验结果（三）
3.全加器组合电路的逻辑功能测试
Ai
Bi
Ci-1
Y
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Z
X1
X2
X3
Si
Ci
5、记录实验结果（四）
自己设计实现逻辑函数，给出逻辑电路连接图，并连接调试。
5、记录实验结果（选做）
（1）画出用异或门、或非门和与非门实现全加器的逻辑电路图，写出逻辑表达式。 （2）找出异或门、或非门和与非门器件，按自己设计画出的电路图接线，注意：接 线时,或非门中不用的输入端应该接地。与非门中不用的输入端应该接VCC。 （3）当输入端Ai Bi Ci-1为下列情况时，测量Si和Ci的逻辑状态并填入表格中
0
0
1
0
1
1
1
0
1
1
1
输出
Y1
Y2
（1）按上图接线（注意数字编号与芯片管脚编号对应） （2）写出Y2的逻辑表达式并化简。 （3）图中A、B、C接实验箱下方的逻辑开关，Y1，Y2接实验箱上方的电平显示发光管。 （4）按表格要求，拨动开关，改变A、B、C输入的状态，填表写出Y1，Y2的输出状态。 （5）将运算结果与实验结果进行比较 。
每个小组在数字电路试验箱上找到本次实验所需要的芯片 ，并查看芯片形状是否完好，芯片管脚有没有插牢。
2、查看数字电路实验箱
74LS86
74LS00
3、了解芯片
芯片管脚示意图
4、实验内容与结果(一)
半加器和全加器及其应用
实验二半加器和全加器及其应用一、实验目的1.掌握全加器和半加器的逻辑功能。
2.熟悉集成加法器的使用。
3.了解算数运算电路的结构。
二、实验设备1.数字电路试验箱；2.74LS00，74SL86。
三、实验原理半加器(m =0半加，m=1为半减）能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。
它有两个输入端，两个输出端。
半加器电路是指对两个输入数据位进行加法，输出一个结果位和高位的进位，不考虑输入数据的进位的加法器电路。
是实现两个一位二进制数的加法运算电路。
数据输入A 被加数、B加数，数据输出S和数（半加和）、进位C0。
同理,能对两个1位二进制数进行相减不考虑低位来的借位求得差及借位的逻辑电路称为半减器.设减数和被减数分别用A和B,表示差用S，表示向高位的借位用C0。
全加器，全减器(m =0为全加，m=1为全减)全加器是实现两个一位二进制数及低位来的进位数相加（即将三个一位二进制数相加），求得和数及向高位进位的逻辑电路。
根据全加器功能，其真值表如下表所示。
表中A及B分别代表被加数及加数，C1是低位来的进位，S代表相加后得到的和位，C0代表向高位的进位。
图中C1是进位输入端，C0是进位输出端。
同理,能对两个1位二进制数进行相减并考虑低位来的借位求得差及借位的逻辑电路称为全减器.设减数和被减数分别用A和B表示低位来的借位用C1,表示差用S，表示向高位的借位用C0。
四、实验内容实验一、实现半加器，半减器，当M为0时实现逻辑变量A、B的半加功能，当M为1时实现逻辑变量A、B的半减功能。
实验二、实现全加器，全减器，当M为0时实现逻辑变量A、B的全加功能，C i为进位值。
当M为1时实现逻辑变量A、B的全减功能，C i为借位值。
五、实验数据1实现半加、半减器（1）真值表（2）卡诺图S的卡诺图：S=A⊕B（3）C0的卡诺图S=B (M⊕A)2实现全加器(1)真值表S的卡诺图：S=A⊕(B⊕C)C0的卡诺图:C0=BC i+(B⊕C)(M⊕A)六．实验电路图及仿真半加半减的实现全加全减的实现七．实验心得通过本次实验，我将理论知识以及实践知识相结合，进一步了解到74LS00,74SL86芯片的原理，并提升了自己的实际动手能力。
组合逻辑电路(半加器全加器及逻辑运算)实验报告
《数字电路与逻辑设计实验》实验报告实验名称：组合逻辑电路(半加器全加器及逻辑运算)实验器材（芯片类型及数量）7400 二输入端四与非门，7486 二输入端四异或门，7454 四组输入与或非门一、实验原理1、组合逻辑电路的分析方法：（1）从输入到输出，逐步获取逻辑表达式（2）简化逻辑表达式（3）填写真值表（4）通过真值表总结出该电路的功能（5）选择芯片型号，绘制电路图，测试并验证之前的分析是否正确2、组合逻辑电路的设计方法：（1）根据实际逻辑问题的因果关系，定义输入输出变量的逻辑状态（2）根据设计要求，按逻辑功能列出真值表，填写卡诺图（3）通过卡诺图或真值表得到逻辑表达式（4）根据逻辑方程式画出图表，进行功能试验二、实验内容及原理图1、完成与非门、异或门、与或非门逻辑功能测试。
2、测试由异或门和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知，半加器和位Y是A、B的异或而进位Z是A、B相与，故半加器可用一个继承异或门和两个与非门构成如图2.1。
AYBZ图2.1 半加器电路结构图（1）按照图2.1完成电路连接。
（2）按照表2.1改变A 、B 状态，并填表。
3、 测试全加器的逻辑功能。
SiG9CiA iB iC i-1图2.2 全加器电路结构图（1）写出图2.2的逻辑功能表达式（Y S i C i ） Y = Ai ⊕ Bi Si = Ai ⊕ Bi ⊕ Ci -1 Ci = AiBi + (Ai ⊕ Bi) Ci -1 （2）根据逻辑功能表达式列出真值表（3）按原理图选择与非门并接线测试，将结果记入表2.2。
4、 用异或、与或非门和与非门实现全加器的逻辑功能。
全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。
（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。
Y = Ai ⊕ Bi Si = Ai ⊕ Bi ⊕ Ci -1 Ci = AiBi + (Ai ⊕ Bi) Ci -1（2）找出异或门、与或非门和与非门器件按自己画的图接线。
运算电路(半加器、全加器)实验
实验三运算电路(半加器、全加器及逻辑运算)一、实验目的1、掌握组合逻辑电路的功能测试。
2、验证半加器全加器的逻辑功能。
3、学会二进制的运算规律。
二、实验仪器及器件1、元器件：74LS00 二输入端四与非门 3 片74LS86 二输入端四异或门 1 片三、预习要求1、预习组合逻辑电路的分析方法；2、预习用与非门和异或门构成的半加器、全加器的工作原理；3、预习二进制数的运算。
四、实验内容1、组合逻辑电路功能测试⑴用2 片74LS00 组成图3.1 所示逻辑电路。
为了便于接线和检查，按图中注明的芯片编号及引脚对应的标号接线。
⑵图中A、B、C 接电平开关，Y1、Y2 接发光管电平显示。
⑶按表3.1 要求，改变A、B、C 的状态填表并写出Y1、Y2 的逻辑表达式。
⑷比较逻辑表达式运算结果与实验是否一致。
2、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能根据半加器的逻辑表达式可知，半加器Y 是A、B 的异或，而进位Z 是A、B 相与，故半加器可用一个集成异或门和二个与非门组成如图3.2。
⑴在实验箱上用异或门和与非门接成以上电路。
A、B 接电平开关、Y、Z 接电平显示。
⑵按表3.2 要求改变A、B 状态，将实验结果填表。
3、测试全加器的逻辑功能。
⑴写出图3.3 电路的逻辑表达式；⑵根据逻辑表达式列出真值表；⑶根据真值表画出函数Si、Ci 的卡诺图。
Y = A’B+AB’Z =C X1 =A’B+C’+ABX2 =A’B’+AB+C X3 =A’B+AB’+C’S i =A’B’C+A’BC’+AB’C+ABCC i =AC+AB+BC⑷填写表3.3 各点状态。
⑸按照原理图选择与非门，接线进行测试。
将结果记录在表3.4 中，并与表3.3 数据进行比较，看逻辑功能是否一致。
4、测试用异或、与或和非门组成的全加器的逻辑功能⑴画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。
⑵用上述三块逻辑电路器件按自己画出接线图。
组合逻辑电路实验(半加器全加器及逻辑运算)
组合逻辑电路实验（半加器全加器及逻辑运算）一、实验目的1、掌握组合逻辑电路的功能测试。
2、验证半加器和全加器的逻辑功能。
3、学会二进制数的运算规律。
二、实验原理数字电路分为组合逻辑电路和时序逻辑电路两类。
任意时刻电路的输出信号仅取决于该时刻的输入信号，而与信号输入前电路所处的状态无关，这种电路叫做组合逻辑电路。
分析一个组合电路，一般从输出开始，逐级写出逻辑表达式，然后利用公式或卡诺图等方法进行化简，得到仅含有输入信号的最简输出逻辑函数表达式，由此得到该电路的逻辑功能。
两个一位二进制数相加，叫做半加，实现半加操作的电路称为半加器。
两个一位二进制数相加的真值表见表5-1，表中Si表示半加和，Ci表示向高位的进位，Ai、Bi表示两个加数。
表5-1 半加器真值表从二进制数加法的角度看，表中只考虑了两个加数本身，没有考虑低位来的进位，这也就是半加一词的由来。
由表5-1可直接写出半加器的逻辑表达式： 、Ci=AiBi由逻辑表达式可知，半加器的半加和Si是Ai、Bi的异或，而进Si=AiBi AiBi位Ci 是Ai 、Bi 相与，故半加器可用一个集成异或门和一个与门组成。
两个同位的加数和来自低位的进位三者相加，这种加法运算就是全加，实现全加运算的电路叫做全加器。
如果用Ai 、Bi 分别表示A 、B 两个多位二进制数的第i 位，1i C -表示低位（第i-1位）来的进位，则根据全加运算的规则可列出真值表如表5-2。
表5-2 全加器的真值表利用卡诺图可求出Si 、Ci 的简化函数表达式：i i i i-1i i i i i i S =A B C C =(A B )C +A B ⊕⊕⊕可见，全加器可用两个异或门和一个与或门组成。
如果将数据表达式进行一些变换，半加器还可以用异或门、与非门等元器件组成多种形式的电路（见图5-2，图5-3）。
三、实验仪器及材料 器件：74LS00 二输入端四与非门 3片 74LA86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片四、预习要求1、预习组合逻辑电路的分析方法。
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1 3 8 10
VCC
16
4
7
11 13 B1 B0 CI
A3 A2 A1 A0 5 12 V CC GND S3 15 2
B3 B2
74283
S2 S1 6 S0 9 CO 14
LED
图2-2-5 4位二进制加法器功能测试电路
表2-2-5 4位二进制加法器数据表
B 3 B 2 B1 B 0 A 3 A 2 A 1 A 0 S3S 2S1S0
实验内容
1．7486型异或门功能测试 图2-2-1中任一个异或门进行实验，输入端接逻 辑开关，输出端接LED显示。将实验结果填入表 2-2-2中，并判断功能是否正确，写出逻辑表达 式。
表2-2-2 异或门输入、输出电平关系数据表
输 入 端 A 0 0 1 1 B 0 1 0 1
输 出 端 Y
2．用异或门构成半加器 电路如图2-2-4所示，输入端 接逻辑开关，输出端接LED显 示。 将实验结果填入表2-23中，判断结果是否正确，写 出和S及进位CO的逻辑表达 式。
思考题
1. 如何利用7483和门电路实现BCD码 加法运算？ 2. 如何用两片7483实现8位二进制数加 法运算？ 3. 如何用与非门（7400）接成非门？
注意事项
1．在进行复杂电路实验时，应该先检测 所用到的每个单元电路功能是否正常，确 保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源 （VCC）和地（GND）。
A3 A2 A1 A0 5 12 V CC GND S3 15 2
ห้องสมุดไป่ตู้
B3 B2
7483
S2 S1 6 S0 9 CO 14
预习要求
1．复习组合逻辑电路的分析方法，阅读教 材中有关半加器和全加器的内容，理解半 加器和全加器的工作原理。 2．熟悉7486、7483等集成电路的外形 和引脚定义。拟出检查电路逻辑功能的方 法。 3．熟悉BCD码、余3码和二进制码之间的 转换方法。 4．根据实验内容的要求，完成有关实验电 路的设计，拟好实验步骤。 5．写出预习报告，设计好记录表格。
A B 1 3 S 2 1 2 3 1 2 CO
表2-2-3 半加器输入、输出电 平关系数据表
输 入 端 A B
输 出 端 S CO
图2-2-4 半加器
0 0 1 1
0 1 0 1
3．一位二进制全加器 (1) 将1位二进制全加 器的真值表填入表22-4中。 (2) 写出和S及进位CO 的逻辑表达式。 (3) 将逻辑表达式化简 成合适的形式，画出 用7486和7400实现 的电路图。 (4) 搭建电路，验证结 论的正确性。
表2-2-4 1位二进制全加器真值表
输 入 端
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 CI 0 1 0 1 0 1 0 1
输 出 端
S CO
4． 4位二进制加法器7483功能测试 电路如图2-2-5所示，和分别为2个4位二进制数， 令B3B2B1B0=0110，A3A2A1A0接逻辑开关，输 出端接LED显示，验证7483的逻辑功能，将实验 结果填入表2-2-5中。
图2-2-2 7483管脚图
实验原理
1．1位半加器 半加器实现两个一位二进制数相加，并且不考虑 来自低位的进位。输入是A和B，输出是和S和进 位CO。半加器的电路图如图2-2-3所示。其逻 辑表达式是：
S AB A B A B
CO AB
图2-2-3 半加器电路图
2．全加器 全加器实现1位二进制数的加法，考虑来自低位 的进位，输入是两个一位二进制数A、B和来自低 位的进位次CI，输出是S和向高位的进位CO。逻 辑表达式是：
S A B CI
CO AB BCI ACI
3．4位加法器 7483是集成4位二进制加法器，其逻辑功能是实现 两个4位二进制数相加。输入是 A3 A2 A1 A0 、B3 B 2 B1B0 和来自低位的进位CI，输出是 S 3S 2 S1S 0 和向高位的 进位CO。
1 3 8 10 16 4 7 11 13 B1 B0 CI
CO
0110 0110 0110 0110
1100 0101 0011 1011
*5．二进制加／减运算 用7483二进制加法器可以实现加／减运算。 运算电路如图2-2-6所示，它是由7483 及四个异或门构成。 M为加／减控制端，当M＝0时，执行加法 运算 ；当M＝1时，执行减法运算。减法 运算结果由FC决定，当FC＝1时表示结果 为正，反之结果为负，输出是(A—B)的补 码。 自拟实验表格和数据，验证电路是否正确。
B3 A3 A2 A1 A0 1 3 8 10 16 B3 7483 S3 15 F3 S2 2 F2 S1 6 F1
B2
B1
B0
4 B2
7 B1
11 B0 CI 13
A3 A2 A1 A0
M
S0 9 F0
CO 14 FC
图2-2-6 二进制加／减运算电路
实验报告要求
1. 写出一位半加器和一位全加器的逻辑表 达式，画出门电路实现的电路符号图。 2. 画出用7483实现余3码加法运算的电路 图，并说明电路的原理。 3. 整理实验数据、图表，并对实验结果进 行分析讨论。 4. 总结组合电路的分析与测试方法。
7486管脚图如图2-2-1所示
VCC
14 13 12
11
10 9
8
1
2
3
4
5
6
7 GND
图2-2-1 7486管脚图
7483管脚图如图2-2-2所示
1 3 8 10 16 4 7 11 13 B1 B0 CI
A3 A2 A1 A0 5 12 V CC GND S3 15 2
B3 B2
7483
S2 S1 6 S0 9 CO 14
实验目的
1．学习用异或门组成二进制半加器和全加器， 并测试其功能。 2．测试集成4位二进制全加器7483的逻辑 功能。 3．学习用7483构成余3码加法电路。
实验设备与器件
1．7400型2输入端四与非门1块 2．7404型六反相器1块 3．7486型2输入端四异或门1块 4．7483型4位二进制加法器2块