Verilog HDL与FPGA数字系统设计ch05_FSM
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Verilog HDL数字集成电路设计方法概述
第1章 Verilog HDL数字集成电路 设计方法概述
1.1 数字集成电路的发展和设计方法的演变 1.2 硬件描述语言 1.3 Verilog HDL的发展和国际标准 1.4 Verilog HDL和VHDL 1.5 Verilog HDL在数字集成电路设计中的优点 1.6 功能模块的可重用性 1.7 IP核和知识产权保护 1.8 Verilog HDL在数字集成电路设计流程中的作 用 本章小结
6
图1.1-2 数字集成电路设计方法的演变
集成电路的发展可分为三个主要阶段。20世纪70年代
(第一次变革时期)，是以加工制造为主导的IC(Integrated Circuit)产业发展的初级阶段，主流产品是简单微处理器
(Micro Processor Unit，MPU)、存储器以及标准通用逻辑
电路。这一时期，IC整合元件厂(Integrated Device Manufacturer，IDM)在IC市场中充当主要角色，设计只作 为附属部门而存在。芯片设计和半导体工艺密切相关，设 计主要以人工为主，计算机辅助设计(Computer Aided 7 Design, CAD)系统仅作为数据处理和图形编程之用。
20世纪80年代(第二次变革时期)是标准工艺加工线
(Foundry)公司与IC设计公司共同发展的阶段，主流产品是 MPU、微控制器(Micro Control Unit，MCU)及专用
IC(Application-Specific IC，ASIC)。这时，Foundry和IC设
计公司相结合的方式开始成为集成电路产业发展的新模式。 这一时期，IC产业开始进入以客户为导向的阶段。首先， 标准化功能的IC已难以满足整机客户对系统成本、可靠性 等的要求；其次，由于小尺寸加工技术的进步，软件的硬 8 件化已成为可能，超大规模集成电路(Very Large Scale Integrated，VLSI)开始成为主流芯片；
1.1 数字集成电路的发展和设计方法的演变 1.2 硬件描述语言 1.3 Verilog HDL的发展和国际标准 1.4 Verilog HDL和VHDL 1.5 Verilog HDL在数字集成电路设计中的优点 1.6 功能模块的可重用性 1.7 IP核和知识产权保护 1.8 Verilog HDL在数字集成电路设计流程中的作 用 本章小结
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图1.1-2 数字集成电路设计方法的演变
集成电路的发展可分为三个主要阶段。20世纪70年代
(第一次变革时期)，是以加工制造为主导的IC(Integrated Circuit)产业发展的初级阶段，主流产品是简单微处理器
(Micro Processor Unit，MPU)、存储器以及标准通用逻辑
电路。这一时期，IC整合元件厂(Integrated Device Manufacturer，IDM)在IC市场中充当主要角色，设计只作 为附属部门而存在。芯片设计和半导体工艺密切相关，设 计主要以人工为主，计算机辅助设计(Computer Aided 7 Design, CAD)系统仅作为数据处理和图形编程之用。
20世纪80年代(第二次变革时期)是标准工艺加工线
(Foundry)公司与IC设计公司共同发展的阶段，主流产品是 MPU、微控制器(Micro Control Unit，MCU)及专用
IC(Application-Specific IC，ASIC)。这时，Foundry和IC设
计公司相结合的方式开始成为集成电路产业发展的新模式。 这一时期，IC产业开始进入以客户为导向的阶段。首先， 标准化功能的IC已难以满足整机客户对系统成本、可靠性 等的要求；其次，由于小尺寸加工技术的进步，软件的硬 8 件化已成为可能，超大规模集成电路(Very Large Scale Integrated，VLSI)开始成为主流芯片；
基于FPGA verilog HDL的FSM设计
基于FPGA verilog HDL的FSM设计
陈晓
【期刊名称】《福建电脑》
【年(卷),期】2017(033)003
【摘要】本文主要介绍了有限状态自动机的分类与比较及状态编码,采用verilog HDL分别进行了一段式状态机、两段式状态机、三段式状态机三种设计.
【总页数】2页(P130-131)
【作者】陈晓
【作者单位】广东工商职业学院广东肇庆 526040
【正文语种】中文
【相关文献】
1.用Verilog HDL实现基于FPGA的通用分频器的设计 [J], 罗浩;许艳;仲佳嘉
2.基于FPGA的verilog HDL语言设计优化 [J], 王春旭;周晓平;王黎黎
3.基于Verilog HDL的高速可综合FSM设计 [J], 王鹏;郭忠文
4.基于Verilog HDL的FPGA数字系统设计优化 [J], 李桂林;苗长新
5.基于Verilog HDL语言的FPGA设计 [J], 彭保;范婷婷;马建国
因版权原因，仅展示原文概要，查看原文内容请购买。
用Verilog+HDL进行FPGA设计的一些基本方法
Ｄｏｕｔ＜＝Ｄｏｕｔ＋１；
ｅｎｄ
ｅｎｄｍｏｄｕｌｅ
ｆ２—２）一个简单的８位计数器电路描述
用Ｖｅｒｉｌｏｇ ＨＤＬ描述时序逻辑电路时需要注意以下两点：
１）在用ａｌｗａｙｓ语句描述时序逻辑电路时，只可能出现如下
三种形式：
ａ）ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ Ｃｌｋ）：不包含任何异步复位信号．但可
能包含同步复位信号。
３）注意仿真与综合的一致性。在ＦＰＧＡ设计中，对Ｖｅｒｉｌｏｇ ＨＤＬ程序进行的仿真称为功能仿真．功能仿真正确后的程序才 可以拿来进行综合。在整个设计过程中，必须保证综合前后电路 功能不变。要做到这一点，前提条件就是我们在书写Ｖｅｒｉｌｏｇ ＨＤＤ程序时必须遵循一定的规则。
２基本逻辑电路设计
２．１组合逻辑电路设计。 组合逻辑电路是数字系统中的一种最基本的电路类型。这 种电路的特点就是任意时刻的输出仅仅处决与该时刻的输入， 与电路原来的状态无关。在Ｖｅｒｉｌｏｇ ＨＤＬ中，可以使用三种方法 来生成组合逻辑电路：使用连续赋值语句，使用不带时钟触发的
ｉｆ ｆＤａｔａｌｎ＝＝ｑＤｌ Ｙ３＝０； ｅｌｓｅ Ｙ３＝１：
ห้องสมุดไป่ตู้
ｅｎｄｍｏｄｕｌｅ
（２－一１）一个简单的组合逻辑描述 用Ｖｅｒｉｌｏｇ ＨＤＬ描述组合逻辑电路时需要注意如下几点： １）连续赋值语句和函数描述的电路只能是组合逻辑电路。
２）在使用用ａｌｗａｙｓ语句时，所有被读取的变量都必须出现 在ａｌｗａｙｓ语句的敏感信号列表中．否则会导致仿真与综合的不 一致。
≮穆国自控弼邮局订阅号：８２．９４６ １２０元／年一９３—
圈豳圈圜图豳堕圃豳豳蛋
《微计算机信息＞（测控自动化）２００４年第２０卷第６期
ＦＰＧＡ与ＣＰＬＤ相比。最大的一个特点就是它的寄存器相当 丰富，因此．更加适合设计时序逻辑电路。实际上，由于ＦＰＧＡ内 部延迟的不确定．用ＦＰＧＡ描述的电路大多是时序逻辑电路。
Verilog HDL数字设计实训教程第1章 Verilog HDL数字设计实训基础
图1-2 按键电路连接图和管脚对应图
1.1 实训平台
4个LED灯:
图1-3 LED电路连接图和管脚对应图
1.1 实训平台
2个数码管:
图1-4 数码管电路连接图和管脚对应图
1块液晶:
1.1 实训平台
图1-5 液晶电路连接图和管脚对应图
1个UART:
1.1 实训平台
图1-6 UART电路连接图和管脚对应图
if(p==N-1) begin p=0; clk_p=~clk_p; end else p=p+1; end always @(negedge clk) begin
if(q==N-1) q=0; else q=q+1;
if(p==(N-1)/2) clk_q=~clk_q; end assign clk_N=clk_p^clk_q; endmodule
图1-39 设置USB硬件端口
QuartusII设计流程
5．引脚锁定和硬件验证
图1-40 下载界面
QuartusII设计流程
5．引脚锁定和硬件验证
图1-41 选择下载文件
QuartusII设计流程
5．引脚锁定和硬件验证
图1-42 led灯闪烁的效果
1.3 分频器设计
分频器电路是非常有用的一种电路， 分频的方法很多，最常见的是利用加 法计数器对时钟信号进行分频。
begin if(p==N/2-1) begin p=0; clk_N=~clk_N; end else p=p+1;
end endmodule
图1-44 任意偶数分频仿真波形
1.3 分频器设计
【例1-5】 可设置参数的任意整数分频器：占空比可变。 module divf_parameter(rst,clk,en,clkout); input rst,clk,en; output clkout; integer temp; //最大值为2的32次方 parameter N=7,M=3; //N为分频系数,M/N为占空比 always @(posedge clk)
数字系统设计与Verilog HDL
数字系统设计与Verilog HDL（复习）EDA（Electronic Design Automation）就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
1．电子CAD（Computer Aided Design）2．电子CAE（Computer Aided Engineering）3．EDA（Electronic Design Automation）EDA技术及其发展p2EDA技术的应用范畴1.3 数字系统设计的流程基于FPGA/CPLD的数字系统设计流程1. 原理图输入(Schematic diagrams )2、硬件描述语言 (HDL文本输入)设计输入硬件描述语言与软件编程语言有本质的区别综合（Synthesis）将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器）◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具适配适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件对CPLD器件而言，产生熔丝图文件，即JEDEC文件；对FPGA器件则产生Bitstream 位流数据文件p8仿真（Simulation）功能仿真（Function Simulation）时序仿真（Timing Simulation）仿真是对所设计电路的功能的验证p9编程（Program）把适配后生成的编程文件装入到PLD器件中的过程，或称为下载。
通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），将基于SRAM 工艺结构的PLD器件的下载称为配置（Configure）。
EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计
10100
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8421BC 余三码 D码
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4位格雷码
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路
VerilogHDL数字系统设计技巧精品PPT课件
module clk ( o_clk, i_clk, rst_n );
output o_clk； input i_clk； input rst_n； parameter N = N_even; // 设置偶数倍分频 parameter M = ?; // M="N/2-1" // bit_of_N: N_even的二进制位宽 reg [(bit_of_N - 1):0] cnt; // 计数器单元 reg o_clk；
cnt <= cnt + 1'b1; end end
恰恰分频：任意整数和小数分频的Verilog实现
// 生成上升沿时钟 // 0~(N/2-1) ↑ -> 1; (N/2)~(N-1) ↑ -> 0 always @ (posedge i_clk, negedge rst_n) begin
if (!rst_n) o_clk <= 0;
偶数分频器的实现非常简单，通过计数器计数 就完全可以实现。 如进行N倍偶数分频，就可以通过由待分频的 时钟触发计数器计数。 当计数器从0计数到N/2-1时，输出时钟进行翻 转，并给计数器一个复位信号，以使下一个时 钟从零开始计数。 以此循环，就可以实现任意的偶数分频。
恰恰分频：任意整数和小数分频的Verilog实现
恰恰分频：任意整数和小数分频的Verilog实现
always@(negedge clk or negedge rst_n) begin if(!rst_n) begin cnt2<=0; end else if(cnt2==2'b10) begin cnt2<=0; end else begin cnt2<=cnt2+1; end end
output o_clk； input i_clk； input rst_n； parameter N = N_even; // 设置偶数倍分频 parameter M = ?; // M="N/2-1" // bit_of_N: N_even的二进制位宽 reg [(bit_of_N - 1):0] cnt; // 计数器单元 reg o_clk；
cnt <= cnt + 1'b1; end end
恰恰分频：任意整数和小数分频的Verilog实现
// 生成上升沿时钟 // 0~(N/2-1) ↑ -> 1; (N/2)~(N-1) ↑ -> 0 always @ (posedge i_clk, negedge rst_n) begin
if (!rst_n) o_clk <= 0;
偶数分频器的实现非常简单，通过计数器计数 就完全可以实现。 如进行N倍偶数分频，就可以通过由待分频的 时钟触发计数器计数。 当计数器从0计数到N/2-1时，输出时钟进行翻 转，并给计数器一个复位信号，以使下一个时 钟从零开始计数。 以此循环，就可以实现任意的偶数分频。
恰恰分频：任意整数和小数分频的Verilog实现
恰恰分频：任意整数和小数分频的Verilog实现
always@(negedge clk or negedge rst_n) begin if(!rst_n) begin cnt2<=0; end else if(cnt2==2'b10) begin cnt2<=0; end else begin cnt2<=cnt2+1; end end
Verilog HDL 数字系统设计及实践 第5章_时序逻辑建模_
5.1 时序逻辑建模概述
时序逻辑电路，是指在Verilog HDL所描述的电路中，包含一个或多个存储单元。 这些存储单元可以是边沿触发的寄存器，或者是电平触发的锁存器。由于引入了 存储单元，时序逻辑电路具有“记忆”功能，可以记录当前时刻之前的输入激励情况 以及电路状态。因此，与组合逻辑不同的是，时序逻辑的输出同时取决于当前时刻 和以前时刻的输入。
5.4 存储器的设计与建模
// example_5_6: A simple level-sensitive RAM model // 变量mem描述了一个电平触发的RAM模型，即一个锁存器组。 module ram_latch ( input i_we, input [6:0] i_addr, input [15:0] i_dat, output [15:0] o_dat ); // 用数组定义一个16x128的存储器。 reg [15:0] mem [127:0]; always @ (i_we or i_dat) if (i_we) mem[i_addr] <= i_dat; assign o_dat = mem[i_addr]; endmodule
5.2 寄存器和锁存器的设计
always @ (i_din or i_en) if (i_en) o_dout <= i_din; // 没有与'if'语句对应的'else'语句，生成 锁存器，否则生成组合逻辑。 endmodule
latch i_din D EN i_ en
图5.4 example_5_3代码所示电路
d3
D
R2
Q
d4
全局时钟 clk
图5.5 同步互连方法
5.5.1利用同步时序逻辑消除冒险
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一般来说，状态机中的状态转移有两种方式：无条件转移 和有条件转移。在图4.1.2中，从状态A转移到状态B为无条 件转移，其它状态之间的转移都是有条件要求的。
5.1.2状态机的状态图表示法
需要强调指出，米利型状态图中，输出值的表示方法容 易引起读者的误解。当状态机处于所在的状态，并且在所示 的输入的作用下，就会产生输出值，并非在状态机转移到下 一状态时才出现输出。由于穆尔型电路的输出只依赖于状态 机的当前状态，其状态图的表示方法略有不同，通常将输出 变量写在表示状态的圆圈内部，图5.1.3是穆尔型状态图表示 的例子。
描述状态图的方法多种多样，下面介绍几种：
5.2.2 推荐的状态图描述方法
1. 单个always块描述状态机的方法（应该避免的写法） 用一个always块对该例的状态机进行描述，其代码如下： module Detector1 ( Sin, CP, nCR, Out) ;
input Sin, CP, nCR; //声明输入变量 output Out ; //声明输出变量 reg Out; reg [ 1 : 0 ] State; //声明两个状态触发器变量state[1]和 state[0]，记忆电路现态 //The state labels and their assignments parameter [1:0] S0=2'b00, S1=2'b01, S2 = 2'b10, S3 = 2'b11; always @(posedge CP or negedge nCR) begin if (~nCR)
图 5.1.3 穆尔型状态图
5.1.3状态机的设计步骤
一般来说，状态机的设计步骤如下所示： 1.依据具体的设计原则，确定采用穆尔型状态机还是米 利型状态机。 2.分析设计要求，列出状态机的所有状态，并对每一个 状态进行状态编码。 3.根据状态转移关系和输出函数，画出状态图。 4.根据所画的状态图，采用硬件描述语言对状态机进行 描述。 第3步是最困难也是最有创造性的一步。状态图直观地 反映了状态机各个状态之间的转换关系以及转换条件，但要 求设计的状态个数不能太多。状态个数较多，采用状态表的 方法列出状态机的转移条件。输出信号较多，可采用输出逻 辑真值表进行表示。
5.1.2 状态机的状态图表示法
图5.1.2是米利型状态图的一个例 子。在状态图中，每个状态用一个圆 圈表示，圆圈内有指示状态的符号。 用带箭头的方向线指示状态转换的方 向，当方向线的起点和终点都在同一 个圆圈上时，则表示状态不变。
注：X/Y 表示输入/输出 A、B、C 是符号，表示不同的状态
图 5.1.2 米利型状态图
解：首先，确定采用米利型状态机设计该电路。因为该 电路在连续收到信号0101时，输出为1，其他情况下输出为0， 所以采用米利型状态机。
其次，确定状态机的状态图。根据设计要求，该电路至 少应有四个状态，分别用S1、S2、S3、S4表示。若假设电路 的初始状态用S0表示，则可用五个状态来描述该电路。根据 分析，可以画出图(a)所示的原始状态图。
5.2 基于Verilog HDL的状态机描述方法 5.2.1 状态图的建立过程 5.2.2 状态图描述方法
5.2基于Verilog HDL的状态机描述方法
5.2.1 状态图的建立过程
设计一个序列检测器电路。功能是检测出串行输入数据 Sin中的4位二进制序列0101（自左至右输入），当检测到该 序列时，输出Out=1；没有检测到该序列时，输出Out=0。 （注意考虑序列重叠的可能性，如010101，相当于出现两个 0101序列）。
5.2.1 状态图的建立过程
观察该图可以看出，S2、S4为等价状态，可用S2代替S4， 于是得到简化状态图，如图(b)所示。
然后，根据上面的状态图给出该状态机的输出逻辑。该 状态机只有一个输出变量Out，其输出逻辑非常简单，直接 标注在状态图中了。若输出变量较多，则可以列出输出逻辑 真值表。
最后.2基于Verilog HDL的状态机描述方法 5.3状态机设计中的关键技术 5.4状态机设计举例
5.1 状态机的基本概念 5.1.1 状态机的基本结构及类型 5.1.2 状态机的状态图表示法 5.1.3 状态机的设计步骤
5.1.1 状态机的基本结构及类型
有限状态机的标准模型如图5.1.1，它主要由三部分组成： (1)下一状态的逻辑电路， (2) 存储状态机当前状态的时序逻辑电路， (3) 输出组合逻辑电路。
一般来说，状态机的基本操作主要有以下两种： (1) 状态机的内部状态转换。 (2) 产生输出信号序。
根据电路的输出信号是否与电路的输入有关，可以将状态 机分为两种类型：一类是米利型（Mealy）状态机，电路的输 出信号不仅与电路当前的状态有关，还与电路的输入有关；另 一类是穆尔型（Moore）状态机，电路输出仅仅取决于各触发 器的状态，而不受电路当时的输入信号影响或没有输入变量。
5.2.2 推荐的状态图描述方法
利用Verilog HDL语言描述状态图主要包含四部分内容： 1，利用参数定义语句parameter描述状态机中各个状态 的名称，并指定状态编码。例如，对序列检测器的状态分配 可以使用最简单的自然二进制码，其描述如下： parameter S0=2'b00, S1=2'b01, S2 = 2'b10, S3 = 2'b11; 或者，parameter [1:0] S0=2'b00, S1=2'b01, S2 = 2'b10, S3 = 2'b11; 2，用时序的always 块描述状态触发器实现的状态存储。 3，使用敏感表和case语句(也可以采用if-else等价语句)描 述的状态转换逻辑。 4，描述状态机的输出逻辑。
5.1.1状态机的基本结构及类型
一般情况下，状态触发器的数量是有限的，其状态数也 是有限的，故称为有限状态机（Finite State Machine，简称为 FSM）。状态机中所有触发器的时钟输入端被连接到一个公 共时钟脉冲源上，其状态的转换是在同一时钟源的同一脉冲边 沿同步进行的，所以它也被称作时钟同步状态机。
5.1.2状态机的状态图表示法
需要强调指出，米利型状态图中，输出值的表示方法容 易引起读者的误解。当状态机处于所在的状态，并且在所示 的输入的作用下，就会产生输出值，并非在状态机转移到下 一状态时才出现输出。由于穆尔型电路的输出只依赖于状态 机的当前状态，其状态图的表示方法略有不同，通常将输出 变量写在表示状态的圆圈内部，图5.1.3是穆尔型状态图表示 的例子。
描述状态图的方法多种多样，下面介绍几种：
5.2.2 推荐的状态图描述方法
1. 单个always块描述状态机的方法（应该避免的写法） 用一个always块对该例的状态机进行描述，其代码如下： module Detector1 ( Sin, CP, nCR, Out) ;
input Sin, CP, nCR; //声明输入变量 output Out ; //声明输出变量 reg Out; reg [ 1 : 0 ] State; //声明两个状态触发器变量state[1]和 state[0]，记忆电路现态 //The state labels and their assignments parameter [1:0] S0=2'b00, S1=2'b01, S2 = 2'b10, S3 = 2'b11; always @(posedge CP or negedge nCR) begin if (~nCR)
图 5.1.3 穆尔型状态图
5.1.3状态机的设计步骤
一般来说，状态机的设计步骤如下所示： 1.依据具体的设计原则，确定采用穆尔型状态机还是米 利型状态机。 2.分析设计要求，列出状态机的所有状态，并对每一个 状态进行状态编码。 3.根据状态转移关系和输出函数，画出状态图。 4.根据所画的状态图，采用硬件描述语言对状态机进行 描述。 第3步是最困难也是最有创造性的一步。状态图直观地 反映了状态机各个状态之间的转换关系以及转换条件，但要 求设计的状态个数不能太多。状态个数较多，采用状态表的 方法列出状态机的转移条件。输出信号较多，可采用输出逻 辑真值表进行表示。
5.1.2 状态机的状态图表示法
图5.1.2是米利型状态图的一个例 子。在状态图中，每个状态用一个圆 圈表示，圆圈内有指示状态的符号。 用带箭头的方向线指示状态转换的方 向，当方向线的起点和终点都在同一 个圆圈上时，则表示状态不变。
注：X/Y 表示输入/输出 A、B、C 是符号，表示不同的状态
图 5.1.2 米利型状态图
解：首先，确定采用米利型状态机设计该电路。因为该 电路在连续收到信号0101时，输出为1，其他情况下输出为0， 所以采用米利型状态机。
其次，确定状态机的状态图。根据设计要求，该电路至 少应有四个状态，分别用S1、S2、S3、S4表示。若假设电路 的初始状态用S0表示，则可用五个状态来描述该电路。根据 分析，可以画出图(a)所示的原始状态图。
5.2 基于Verilog HDL的状态机描述方法 5.2.1 状态图的建立过程 5.2.2 状态图描述方法
5.2基于Verilog HDL的状态机描述方法
5.2.1 状态图的建立过程
设计一个序列检测器电路。功能是检测出串行输入数据 Sin中的4位二进制序列0101（自左至右输入），当检测到该 序列时，输出Out=1；没有检测到该序列时，输出Out=0。 （注意考虑序列重叠的可能性，如010101，相当于出现两个 0101序列）。
5.2.1 状态图的建立过程
观察该图可以看出，S2、S4为等价状态，可用S2代替S4， 于是得到简化状态图，如图(b)所示。
然后，根据上面的状态图给出该状态机的输出逻辑。该 状态机只有一个输出变量Out，其输出逻辑非常简单，直接 标注在状态图中了。若输出变量较多，则可以列出输出逻辑 真值表。
最后.2基于Verilog HDL的状态机描述方法 5.3状态机设计中的关键技术 5.4状态机设计举例
5.1 状态机的基本概念 5.1.1 状态机的基本结构及类型 5.1.2 状态机的状态图表示法 5.1.3 状态机的设计步骤
5.1.1 状态机的基本结构及类型
有限状态机的标准模型如图5.1.1，它主要由三部分组成： (1)下一状态的逻辑电路， (2) 存储状态机当前状态的时序逻辑电路， (3) 输出组合逻辑电路。
一般来说，状态机的基本操作主要有以下两种： (1) 状态机的内部状态转换。 (2) 产生输出信号序。
根据电路的输出信号是否与电路的输入有关，可以将状态 机分为两种类型：一类是米利型（Mealy）状态机，电路的输 出信号不仅与电路当前的状态有关，还与电路的输入有关；另 一类是穆尔型（Moore）状态机，电路输出仅仅取决于各触发 器的状态，而不受电路当时的输入信号影响或没有输入变量。
5.2.2 推荐的状态图描述方法
利用Verilog HDL语言描述状态图主要包含四部分内容： 1，利用参数定义语句parameter描述状态机中各个状态 的名称，并指定状态编码。例如，对序列检测器的状态分配 可以使用最简单的自然二进制码，其描述如下： parameter S0=2'b00, S1=2'b01, S2 = 2'b10, S3 = 2'b11; 或者，parameter [1:0] S0=2'b00, S1=2'b01, S2 = 2'b10, S3 = 2'b11; 2，用时序的always 块描述状态触发器实现的状态存储。 3，使用敏感表和case语句(也可以采用if-else等价语句)描 述的状态转换逻辑。 4，描述状态机的输出逻辑。
5.1.1状态机的基本结构及类型
一般情况下，状态触发器的数量是有限的，其状态数也 是有限的，故称为有限状态机（Finite State Machine，简称为 FSM）。状态机中所有触发器的时钟输入端被连接到一个公 共时钟脉冲源上，其状态的转换是在同一时钟源的同一脉冲边 沿同步进行的，所以它也被称作时钟同步状态机。