第六章习题及解答

题 6.13 解 : 以 i 单元示意(左侧为 i-1 单元， 右侧为 i+1 单元)， 示意图如图题解 6.13 所示。
Qi
Q FF i 1D
CLK
&
&
&
&
SB SA
1 2
译 0 码
1 2
Qi 1
Qi 1
Di
器 3
图 题解6.13
题 6.14 解 : 经过 4 个 CLK 后寄存器的值为： A3 A2 A1 A0 =1100 B3 B2 B1 B0 =0000 它是一个四位串行累加器，最后的进位在 Q 中。 6.15 参照串行累加器示意图（见图 6.40） ，试用 4 片移位寄存器 79194、一个全加器和一个 D 触发器设计一个 8 位累加器， 说明累加器的工作过程， 画出逻辑图。 移位寄存器 79194 功能表如表 6.10 所示。 题 6.15 解 : 8 位串行累加器电路如图题解 6.15 所示。累加器的工作过程为：首先通过清零 信号使累加器清零，然后使 S A S B 11 ，电路进入置数状态，这时可将加数 X、被加数 Y 送 到并行数据输入端，在 CLK 脉冲作用下，将数据 X 存入左侧寄存器中，将数据 Y 存入右侧 寄存器中。其后，使电路改变成右移状态（ S A S B 01 ） ，在连续 8 个 CLK 脉冲作用后，输 出寄存器的数据 Z 将是前两组数据之和。实现累加功能。
n n n Q3n 1 D3 Qn3 Qn0 Qn3 Qn 1 Q2 Q1 Q0 n 1 n n n Q2 D2 Qn2 Qn0 Qn2 Qn 1 Q3 Q1 Q0 n n n n Q1n 1 D1 Qn 1 Q0 Q3 Q2 Q0
Q0
Qn3 Qn2 Qn0 Qn3 Qn2 Q n 1 Qn3 Qn2 Qn 1
00 X X 0 1
01 X X 1 0
11 X 1 1 0
10 X 0 1 1
用 Q1Q0 作为地址： 74163
0 CT=0 M1 M2 G3 G4 C5/2,3,4+ 1,5D [1] [2] [4] [8] Q0 Q1 Q2 Q3 CTRDIV16 3CT=15 0 EN
1
D0 Q2
D1 D3 Q2
6.5
试用 4 位同步二进制计数器 74163 实现十二进制计数器。 74163 功能表如表 6.4 所示。
题 6.5 解：可采取同步清零法实现。电路如图题解 6.5 所示。
1
CLR LD ENT ENP C Q
&
1
D0 D1 D2 D3 TC =15 Q2 Q3 RCO
D0 CLR LD ENT ENP C Q
1
D0 D1 D2 D3 CLR LD ENT 74160 (3) TC = 9 ENP C Q Q1 Q2 Q3 0
&
图
题解6.9
6.11 图 P6.11 所示电路是用二—十进制优先编码器 74147 和同步十进制计数器 74160 组成 的可控制分频器。已知 CLK 端输入脉冲的频率为 10KHz，试说明当输入控制信号 A ， B ，C，D，E ，F ，G，H，I 分别为低电平时，Y 端输出的脉冲频率各为多少。优先编 码器 74147 功能表如表 4.4 所示，74160 功能表如表 6.6 所示。
Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 F 0 1 1 0 1 0 0 1 1 1
1 Q0
Q 00 0 1 X 1 01 1 0 X 1 11 0 1 X X 10 1 0 X X Q3 Q2 00 01 11 10
题 6.9 解：用 3 片 74160 构成 3 位十进制计数器，通过反馈置数法，完成 365 进制计数器 设计。电路如图题解 6.9 所示。
1
CLK
D0 D1 D2 D3 CLR LD 74160(1) TC= 9 ENT ENP C Q Q1 Q2 Q3 0
1
D0 D1 D2 D3 CLR LD ENT 74160(2) TC = 9 ENP C Q Q1 Q 2 Q3 0
R
R
D SR X3
并行输入 低4位
1 ,4 D 3 ,4 D 3 ,4 D 3 ,4 D 3 ,4 D 2 ,4 D
DSR Q0 Q1 Q2 Q3 Y3 Y2 Y1 Y0 DSL
1 ,4 D 3 ,4 D 3 ,4 D 3 ,4 D 3 ,4 D 2 ,4 D
Z3 Z2 Z1 Z9
X2 X1 X0 DSL
题 6.3 解：根据格雷码计数规则， Q3 Q2 Q1 Q0 0000 1000 Q1 Q0 Q3 Q2 00 01 11 10 0001 1001 0011 1011 0010 1010 0110 1110 Q1 Q0 Q3 Q2 00 01 11 10 0111 1111 0101 1101 0100 1100 0 00 0 1 1 0 01 0 0 1 1 11 0 0 1 1 10 0 0 1 1 00 0 1 1 0 01 0 1 1 0 11 0 1 1 0 10 1 1 0 0
1001
1000
0Байду номын сангаас11
0110
八进制计数器
6.7
试用 4 位同步二进制计数器 74163 和门电路设计一个编码可控计数器， 当输入控制变
量 M=0 时，电路为 8421BCD 码十进制计数器，M=1 时电路为 5421BCD 码十进制计数器， 5421BCD 码计数器状态图如下图 P6.7 所示。74163 功能表如表 6.4 所示。
10 KHz； 9 10 当 B 0 时，74160 构成模 8 计数器，Y 端输出频率为 KHz； 8 10 当 C 0 时，74160 构成模 7 计数器，Y 端输出频率为 KHz； 7 10 当 D 0 时，74160 构成模 6 计数器，Y 端输出频率为 KHz； 6
10 KHz； 5 10 当 F 0 时，74160 构成模 4 计数器，Y 端输出频率为 KHz； 4 10 当 G 0 时，74160 构成模 3 计数器，Y 端输出频率为 KHz； 3 10 当 H 0 时，74160 构成模 2 计数器，Y 端输出频率为 KHz； 2
Q3 Q1 Q0 Q3 Q2 00 01 11 10
Q2 Q1 Q0 Q3 Q2 00 01 11 10
00 0 0 0 0
01 1 0 1 0
11 1 0 1 0
10 1 1 1 1
00 1 0 1 0
01 1 0 1 0
11 0 1 0 1
10 0 1 0 1
Q1 计数器的状态方程和驱动方程为:
0
D1
D2
D3 TC =15 RCO
74163
Q1
74163
Q1 Q2
CLK
0
CLK
Q3
&
图
题 6.6 解： 当 M=1 时： 0100
题解6.5
图
题解6.5
Q3 Q2 Q1 Q0 0101 0110
1001
1000
0111
六进制计数器 当 M=0 时： Q3 Q2 Q1 Q0 0010 0011 0100 0101
第 6 章题解： 6.1 试用 4 个带异步清零和置数输入端的负边沿触发型 JK 触发器和门电路设计一个异步余
3BCD 码计数器。 题 6.1 解：余 3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用 异步清零和置数，故计数器应在 1101 时产生清零和置数信号，所设计的电路如图题解 6.1 所示。
X6 X5 X4 DSL
Ci-1 Xi Yi
Y7
1 ,4 D 3 ,4 D 3 ,4 D 3 ,4 D 3 ,4 D 2 ,4 D
Z7 Z6 Z5 Z4
Ci
Y6 Y5 Y4 DSL
FA
并行输出 高4位
Si
SRG 4
0 M0 3 1
SRG 4
0 M0 3 1
}
}
C4 1 →/2 ←
C4 1 →/2 ←
D2 Q3
1 1 CP 0 1 1 0
MUX
0 0 1 }G 3 0 1 2 3
Y
F
1
6.13 试用 D 触发器、与非门和一个 2 线—4 线译码器设计一个 4 位多功能移位寄存器，移 位寄存器的功能表如图 P6.13 所示。
SA 0 0 1 1 SB 0 1 0 1 图 P6.13 功 能
右 移 左 移 同步清零 同步置数
Q3Q2Q1Q0 0000 1100 0001 1011 0010 1010 0011 1001 0100 1000
图 P 6.7
题 6.7 解：实现 8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数 法 实 现 ， 分 析 5421BCD 码 计 数 规 则 可 知 ， 当 Q2 1 时 需 置 数 ， 应 置 入 的 数 为 ： 。加入控制信号 M，即可完成电路设计。电路如图题解 6.7 所示。 D3 D 2D 1 D 0 Q 000 3
Y
F
&
1
为了使输出 F 的产生有利于用四选一实现，计数从 6 到 15
Q3 0 0 1 1 1 1 1 1 1 1 Q2 1 1 0 0 0 0 1 1 1 1 Q1 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 F 0 1 1 0 1 0 0 1 1 1
Q1 Q0 Q3 Q2 00 01 11 10
SRG 4