CMOS集成电路的物理结构CMOS集成电路的物理结构
CMOS 模拟集成电路课件完整
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
CMOS逻辑电路设计
CMOS逻辑电路设计CMOS（Complementary Metal-Oxide-Semiconductor）逻辑电路是现代集成电路中广泛应用的一种电路结构。
它由N沟道MOS（NMOS）和P沟道MOS（PMOS）互补组成，具有低功耗、高噪声抑制和高速运算等优势。
在本文中，我们将探讨CMOS逻辑电路的设计原理和方法。
一、CMOS逻辑门的基本结构CMOS逻辑门是由一对互补的MOS管组成的。
其中，NMOS管是由N沟道与P+掺杂的互补金属氧化物半导体（CMOS）结构形成，而PMOS管是由P沟道与N+掺杂的CMOS结构形成。
CMOS逻辑电路通过控制这些NMOS管和PMOS管的某些管子通断来实现逻辑运算。
二、CMOS逻辑门的基本原理CMOS逻辑门的基本原理是利用MOS管在开关状态时流过的电流来实现信号的逻辑运算。
当NMOS管的门极接收到高电平信号（逻辑1）时，通常情况下，NMOS管导通，PMOS管截止。
相反，当NMOS 管的门极接收到低电平信号（逻辑0）时，NMOS管截止，PMOS管导通。
通过这种控制逻辑，CMOS逻辑门可以实现与门、或门、非门等基本逻辑运算。
三、CMOS逻辑电路的设计方法在进行CMOS逻辑电路设计时，需要遵循以下步骤：1. 确定逻辑功能：根据所需的逻辑运算，确定需要设计的CMOS逻辑门类型。
2. 绘制逻辑图：根据所需的逻辑功能，用逻辑符号绘制电路的逻辑图。
3. 分析逻辑功能：根据逻辑图，分析逻辑门输入和输出之间的关系，确定每个逻辑门的输入和输出真值表。
4. 选择器件尺寸：根据所需的逻辑门延迟、功耗和面积等要求，选择合适的管子尺寸。
5. 进行布线：根据所选用的管子尺寸，进行电路的布线设计。
6. 进行模拟仿真：使用电路设计软件，进行CMOS逻辑电路的仿真，验证其功能和性能。
7. 进行物理实现：根据设计结果，进行CMOS逻辑电路的物理实现，包括掩膜制作、晶圆制作和封装测试等过程。
四、CMOS逻辑电路的优势与应用CMOS逻辑电路具有以下优势：1. 低功耗：由于CMOS逻辑电路的特殊结构，只有在发生信号变换时才会有较大电流流过。
cmos电路原理
cmos电路原理CMOS电路原理概述：CMOS是意译自“互补金属氧化物半导体”（Complementary Metal-Oxide-Semiconductor）。
CMOS电路是目前广泛应用的集成电路之一，其特点是功耗小、噪声低、集成度高、抗干扰能力强且适用于各行各业的电子设备中。
相对其他电路而言，CMOS电路技术在集成度、功耗、速度和可靠性等方面有着巨大的优势。
CMOS电路结构：CMOS电路的结构是由P型和N型的金属氧化物半导体场效应管（MOSFET）组成的。
在晶圆制造过程中，将P型材料和N型材料穿插在一起刻出不同的现象形成电路，分别控制电路的导通和断开，从而实现电路基本功能。
CMOS电路原理：CMOS电路的原理是利用场效应管P、N型控制中的特性对电路的导通与断开进行控制，从而实现电路的简单控制。
CMOS电路中，NMOS管和PMOS管分别用于逻辑电路中的低电平和高电平与电源的接通，实现二者的互补。
当输入信号为高电平时，PMOS管导通，通过电流进行输出，而NMOS管不导通。
当输入信号为低电平时，PMOS管不导通，NMOS管导通，也通过电流进行输出，二者状态相互互补，实现电路的快速响应、低功耗和准确的状态判断。
优点：1. CMOS电路功耗小，在目前电子设备发展环境，低功耗的电路是每个设备最优解。
2. CMOS电路噪声小，其噪声水平非常低，适用于对信号进行高质量处理的场景，提供更好的信号质量。
3. CMOS电路集成度高，它在片上集成度非常高，能够安排数百万甚至数千万的晶体管，保证设备整体的紧凑程度和运行速度。
4. CMOS电路的抗干扰能力强，可抵御电磁干扰、纹波和噪声等因素，确保了设备的正常稳定运行。
缺点：CMOS电路的主要缺点是其工艺制程要求相对严格，一旦处理不当，单一电路的成本将会非常高昂。
总结：CMOS电路技术已经被广泛应用于各种设备，它的优点不仅仅局限于低功耗、低噪声、高集成度、高可靠性和抗干扰能力强等方面。
CMOS工艺器件结构
CMOS工艺器件结构CMOS（互补金属氧化物半导体）是一种集成电路制造工艺，结合了N型金属氧化物半导体场效应晶体管（NMOS）和P型金属氧化物半导体场效应晶体管（PMOS）。
CMOS技术在集成电路领域广泛应用，具有低功耗、高噪声抑制、低开关功耗等优点。
CMOS器件结构由NMOS和PMOS结合而成，形成了一个互补结构，实现了一种特殊的电压控制开关。
具体而言，CMOS由一个P型衬底组成，上面分别形成了NMOS和PMOS的结构。
NMOS晶体管是一种N型MOSFET（金属氧化物半导体场效应晶体管），由一个N型沟道和控制杂质（如P型多晶硅）构成。
N型沟道充当电子载流子输送通道，其两侧分别有源（Source）和漏（Drain）接电极，控制杂质则用来控制电子的流动。
PMOS晶体管是一种P型MOSFET，由一个P型沟道和控制杂质（如N型多晶硅）构成。
P型沟道充当空穴载流子输送通道，其两侧同样有源和漏，控制杂质用来控制空穴的流动。
NMOS和PMOS之间通过一种特殊的结构连接在一起，形成了交叉结构。
这个结构由互补极性的两个晶体管共同组成，使得CMOS可以实现低功耗和高噪声抑制的特性。
CMOS的电路工作原理是基于两个晶体管的互补特性。
当输入电压为低电平时，NMOS晶体管导通，PMOS晶体管截止，形成低电平输出。
当输入电压为高电平时，NMOS晶体管截止，PMOS晶体管导通，形成高电平输出。
这样，在输入电压不同时可以实现不同的输出状态。
由于CMOS的特殊结构，CMOS电路具有很低的功耗。
在CMOS电路中，当NMOS和PMOS同时导通时，电压才会下降到最低电平，消耗最小电流。
另外，CMOS器件的静态功耗几乎为零，只有在切换状态时才会有功耗。
CMOS器件结构不仅适合数字电路应用，还可以应用于模拟电路。
通过增加外部电阻和电容，可以实现模拟电路的功能，如放大、滤波等。
总结起来，CMOS工艺器件结构是由互补的NMOS和PMOS组成的，具有低功耗、高噪声抑制的特性。
模拟cmos集成电路设计拉扎维MOS器件物理基础PPT课件
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跨导gm
VGS对IDS的控制能力 IDS对VGS变化的灵敏度
gm ID VGS VDS cons tant
• 直流关系式－I/V特性 • 交流关系式－小信号电路中的参数
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MOS管简化模型
简化模型——开关 由VG控制的一个开关
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MOS管的结构
Bulk（body）
源漏在物理结构上是完全对称的，靠什么区分开？
提供载流子的端口为源，收集载流子的端口为漏
最重要的工作区域？
受VG控制的沟道区
• 小信号模型 • 信号相对于偏置工作点而言比较小、不会显著影响偏置工作点时用该模型简化计算 • 由gm、 gmb、rO等构成低频小信号模型，高频时还需加上 CGS等寄生电容、寄生电阻（接触孔电阻、 导电层电阻等）
沟道电荷的产生
当VG大到一定 程度时，表面势 使电子从源流向 沟道区 VTH定义为表面电 子浓度等于衬底 多子浓度时的VG
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阈值电压
0 栅与衬底功函数差
COX
OX
TOX
常通过沟道注入把VTH0调节到合适值 工艺确定后，VTH0就固定了，设计者无法改变
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I/V特性－沟道随VDS的变化
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掌握器件物理知识的必要性
• 数字电路设计师一般不需要进入器件内部，只把它当开关用即可 • AIC设计师必须进入器件内部，具备器件物理知识
• MOS管是AIC的基本元件 • MOS管的电特性与器件内部的物理机制密切相关，设计时需将两者结
集成电路原理课件-cmos
1
微电子学
• 微电子技术是电子计算机和通信的核心技术 • 微电子技术的核心是集成电路（Integrated Circuit, IC） 技术 • 微电子学是电子学的一门分支，主要研究电子或离 子在固体材料中的运动规律及其应用 • 微电子学是以实现电路和系统的集成为目的，研究 如何利用半导体的微观特性以及一些特殊工艺，在 一块半导体芯片上制作大量的器件，从而在一个微 小面积中制造出复杂的电子系统。
I
D
dx
V 0
WC
ox
n [VGS V ( x) VTH ]dV
I/V特性的推导（3）
W 1 2 I D = nCox [(VGS - VTH )VDS - VDS ] （2.8） L 2 W VGS - VTH 称为过驱动电压； 称为宽长比 L 三极管区(线性区)
每条曲线在VDS＝VGS－VTH时取最 大值，且大小为：
CGD CGS
WLCOX WCOv 2
CGB可以忽略不计
CSB = CDB =
WE源极Cj (1 VSB /B ) WE漏极Cj (1 VDB /B )
mj mj
源极周长 C jsw (1 VSB /B )
m jsw
漏极周长 C jsw (1 VDB/B )
MOS器件电容
栅源、栅漏、栅衬电容与VGS关系
1) VGS < VTH截止区
CGD CGS WCOv
CGB W 2 L2 COX q si N sub / 4 F WLCOX Cd = 其中Cd＝WL q si N sub / 4 F WLCOX Cd WLCOX WL q si N sub / 4 F
CMOS电路基础原理
CMOS电路基础原理CMOS（互补金属氧化物半导体）电路是现代电子领域中常用的集成电路设计技术。
它在数字逻辑电路和模拟电路中广泛应用，并且具有低功耗、高集成度以及较强的抗干扰能力等优点。
本文将介绍CMOS电路的基础原理。
一、CMOS电路结构CMOS电路由N沟道金属氧化物半导体场效应管和P沟道金属氧化物半导体场效应管构成。
N沟道和P沟道管具有互补的传输特性，能够有效降低功耗。
CMOS电路结构包括传输门、组合逻辑电路和时钟电路等。
1. 传输门传输门是CMOS电路的基本单元，常见的有与门、或门以及非门等。
与门由一对并联的P沟道和N沟道管组成，当且仅当两个输入信号同时为高电平时，输出为高电平。
或门由一对串联的P沟道和N沟道管组成，当且仅当两个输入信号中至少一个为高电平时，输出为高电平。
非门由两个逆并联的P沟道和N沟道管组成，当输入信号为高电平时，输出为低电平。
2. 组合逻辑电路CMOS电路中的组合逻辑电路包括与非门、异或门等。
与非门由与门和非门级联而成，输入信号经过与门进行与操作，然后再经过非门进行取反操作。
异或门由与非门和异或非门级联而成，输入信号经过与非门进行与非操作，然后再经过异或非门进行异或操作。
3. 时钟电路CMOS电路中的时钟电路包括振荡电路和触发器等。
振荡电路用于产生稳定的时钟信号，常见的电路有RC振荡电路和LC振荡电路等。
触发器用于存储和传输信息，常见的触发器有RS触发器、D触发器以及JK触发器等。
二、CMOS电路工作原理CMOS电路的工作原理基于PN结和MOSFET的特性。
当控制电压施加于PN结时，PN结正向偏置导通，反向偏置截止。
同时，对于MOSFET来说，当栅极电压低于阈值电压时，沟道断开；当栅极电压高于阈值电压时，沟道导通。
CMOS电路中，P沟道MOSFET和N沟道MOSFET的栅极交替连接，形成互补对。
当输入信号为低电平时，P沟道MOSFET导通，N 沟道MOSFET截止；当输入信号为高电平时，P沟道MOSFET截止，N沟道MOSFET导通。
cmos电路和器件基本结构
cmos电路和器件基本结构CMOS电路和器件基本结构一、引言CMOS（亦称为互补金属-氧化物-半导体）电路是一种常用的逻辑电路，它由NMOS（N型金属-氧化物-半导体）和PMOS（P型金属-氧化物-半导体）两种互补型的MOSFET（金属-氧化物-半导体场效应晶体管）组成。
CMOS电路以其低功耗、高集成度和低电压操作等特点，在现代集成电路设计中得到广泛应用。
本文将介绍CMOS电路和器件的基本结构。
二、CMOS电路的基本结构1. NMOS器件NMOS器件由P型衬底上生长的N型沟道和两个掺入P型源极和漏极的P型扩散区组成。
沟道区域上方由一层薄的氧化硅（SiO2）作为绝缘层，上面再覆盖一层金属（通常为铝）作为电极。
当沟道区没有电压施加时，NMOS处于截止状态，导通状态需要在沟道区施加正电压。
2. PMOS器件PMOS器件与NMOS器件相反，由N型衬底上生长的P型沟道和两个掺入N型源极和漏极的N型扩散区组成。
沟道区域上方同样有一层氧化硅和金属电极。
当沟道区施加负电压时，PMOS处于导通状态，截止状态需要在沟道区施加正电压。
3. CMOS电路CMOS电路是通过将NMOS和PMOS器件相互串联或并联而构成的。
在CMOS电路中，NMOS器件的漏极与PMOS器件的源极相连，共同组成电路的输出端；NMOS器件的源极与PMOS器件的漏极相连，共同组成电路的输入端。
当输入信号施加到NMOS和PMOS器件上时，根据不同的输入信号电平，其中一个器件处于导通状态，另一个器件处于截止状态，从而实现电路的逻辑功能。
三、CMOS电路的工作原理CMOS电路的工作原理是基于MOSFET的三个重要特性：沟道截止、沟道饱和和门极电势控制。
当输入信号为低电平时，NMOS处于导通状态，PMOS处于截止状态，此时电路输出为高电平；当输入信号为高电平时，NMOS处于截止状态，PMOS处于导通状态，此时电路输出为低电平。
由于CMOS电路的输出仅在输入发生变化时才会改变，且输出信号的上升和下降均经过一个NMOS和一个PMOS器件，因此CMOS电路具有较低的功耗和较高的抗噪声能力。
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2018-9-5第3章CMOS集成电路的物理结构1§3.1 集成电路工艺层硅集成电路（IC）分层的一个主要特点：形成图形的导体层在绝缘体的上面。
叠放过程完成后的各层情形2018-9-5第3章CMOS集成电路的物理结构3§3.1 集成电路工艺层加上另一层绝缘层和第二层金属层侧视图显示叠放顺序绝缘层将两金属层分隔开，所以它们在电气上不同每层的图形由顶视图表示2018-9-5第3章CMOS 集成电路的物理结构5互连线的电阻和电容1 互连线电阻w l R R S line ×=R S ：薄层电阻，方块电阻tR S σ1=§3.1 集成电路工艺层互连线电阻计算R line =R S ×n(n =l / w 方块数)2018-9-5第3章CMOS 集成电路的物理结构72 互连线电容设满足平行板电容条件oxox line T wlC ε=F/cm)SiO 2介电常数，单位：：绝缘层（ox ε§3.1 集成电路工艺层互连线上的寄生电阻和寄生电容，引起时间延迟时间常数：line line C R =τ互连线电阻和电容¾互连线电阻和电容使传播延时增加，相应于性能的下降¾互连线电阻会消耗功率¾互连线电容会引起额外的噪声，影响电路的可靠性2018-9-5第3章CMOS集成电路的物理结构9§3.1 集成电路工艺层Intel 0.18µm 工艺互连线NMOS电路符号与相应的工艺层NMOS的简化工作图栅信号G决定了在漏区与源区之间是否存在导电区2018-9-5第3章CMOS集成电路的物理结构11§3.2 MOSFET形成MOSFET的各工艺层MOSFET的宽长比定义为（W／L），它是VLSI设计者考虑的最重要参数!MOSFET侧视图与顶视图2018-9-5第3章CMOS集成电路的物理结构13§3.2 MOSFET§3.2.1 硅的导电性半导体：导电能力介于导体和绝缘体之间的物质。
本征半导体：完全纯净的、具有晶体结构的半导体。
半导体的特点：•当受外界热和光的作用时，它的导电能力明显变化。
•往纯净的半导体中掺入某些杂质，会使它的导电能力明显改变。
半导体器件中用的最多的半导体是硅。
2018-9-5第3章CMOS 集成电路的物理结构15•Si ：IV 族元素•Si 原子密度：•本征载流子密度（室温：300K ）：322cm/105×=Si N 310cm /1045.1×=i n 注意：(1) 本征半导体中载流子数目极少, 其导电性能很差；(2) 温度愈高，载流子的数目愈多,半导体的导电性能也就愈好。
所以，温度对半导体器件性能影响很大。
掺杂：增加载流子，提高导电性，形成n 型和p 型半导体•掺入磷P 、砷As V 族元素杂质，增加电子浓度，形成n 型材料；•提供自由电子的杂质原子称为施主掺杂剂；•掺杂浓度•n 型材料中，每个施主提供一个自由电子；电子为多子，浓度为n n ；空穴为少子，浓度为p n•有（）32cm /di n N n p ≈310cm /1045.1×=i n 31916cm /10~10=d N d n N n ≈§3.2 MOSFET2018-9-5第3章CMOS 集成电路的物理结构17•掺入硼B III 族元素，增加空穴，形成p 型材料；•提供空穴的杂质原子称为受主掺杂剂；•掺杂浓度•p 型材料中，每个受主提供一个空穴，空穴为多子，浓度为p p ；电子为少子，浓度为n p•并有31914cm/1010→=a N 32/cm N n n ai p ≈ap N p ≈电导率σ•载流子密度为n 和p 的半导体区域电导率：•式中：和为电子和空穴迁移率，•常温下本征硅：•本征硅电导率•本征硅电阻率•N 型材料：•P 型材料：)(p n q p n μμσ+=n μp μs)/(V cm 13602⋅=n μs)/(V cm 4802⋅=p μs)/(V cm 2⋅)cm /(1027.46⋅Ω×≈−σcm 1034.2/15⋅Ω×≈=σρnq n μσ≈pq p μσ≈§3.2 MOSFET2018-9-5第3章CMOS 集成电路的物理结构19315cm 10−-351a p cm 10=≈N p 3551210a 2p cm 101.210)1045.1(−×≈×=≈N n n i s)/(V cm 450,s)/(V cm 135022⋅≈⋅≈p n μμ-11519pcm)(072.010450106.1⋅Ω=×××=≈−p q p μσ)cm (9.13072.011⋅Ω===σρ例3.2：一个硼掺杂密度为的p 型硅掺杂样品，其多子电荷载体为空穴，密度为则少子载体的电子密度为已知该样品的迁移率为其电导率为电阻率为迁移率与掺杂浓度的关系αμμμμ⎟⎟⎠⎞⎜⎜⎝⎛+−+=ref N N 1121()()91.0,cm /103.1,s V /cm 1380,s V /cm 923172221=×=⋅=⋅=αμμref N ()()76.0,cm /103.6,s V /495cm ,s V /cm 7.473162221=×=⋅=⋅=αμμref N 室温下：电子空穴结论：迁移率随掺杂浓度增加而降低！§3.2 MOSFET2018-9-5第3章CMOS 集成电路的物理结构21•CMOS 工艺，掺杂区同时存在施主和受主，其极性由占优势的类型决定。
•N 型区：N d >N a ,载流子密度：多子少子•P 型区：N a >N d载流子密度：多子少子ad n N N n −≈32cm /ad i n N N n p −≈da p N N p −≈32cm /da i p N N n n −≈全补偿：N d =N a ，此时由于掺杂的数量非零，它的迁移率将小于本征值。
§3.2 MOSFETPN 结PN 结的特点：单向导电性2018-9-5第3章CMOS 集成电路的物理结构23§3.2.2 NMOS 和PMOS§3.2 MOSFET§3.2.3 MOSFET 中的电流oxox ox t C /ε=单位面积栅氧电容（单位F/cm 2）WL C A C C ox G ox G ==栅电容：n 沟道MOSFET 中的栅电容2018-9-5第3章CMOS 集成电路的物理结构25cm 1050A 508−°×==ox t 278140F/cm 1091.6105010854.89.39.3−−−×=×××===ox ox oxox t t C εε2944G cm 104cm 104.0cm 101−−−×=×××=A fF 76.2F 1076.21041091.61597=×=×××==−−−G ox G A C C 例3.3,考虑一个栅氧化层，厚度为其每单位面积的栅氧电容为假定栅面积为栅电容为§3.2 MOSFETNMOS 中的电流DSn Tn GSn ox n Dn V V V LW C I )(−≈μ定义器件互导L W k LW C n ox n n '==μβ)(1/Tn GSn n Dn DSn n V V I V R −==β单位：A/V 2沟道电阻：定义工艺互导ox n n C k μ='单位：A/V 2⎟⎠⎞⎜⎝⎛=W L R R n c n ,)(1,Tn GSn ox n n c V V C R −=μNMOS 沟道的方块电阻2018-9-5第3章CMOS 集成电路的物理结构27PMOS 中的电流SDp Tp SGp oxp Dp V V V LW C I |)|(−≈μ定义器件互导L W k LW C p ox p p '==μβ|)|(1/Tp SGp p Dp SDp p V V I V R −==β单位：A/V 2沟道电阻：定义工艺互导ox p p C k μ='单位：A/V 2§3.2 MOSFET§3.2.4 栅电容的驱动t V t Q t i d d C d d )(==Ri P R 2=•由于器件和互连线的物理特性引起的开关延迟；•电路中每次开关都需要能量转移，将消耗功率。
工艺层：具有不同电特性的区域。
n阱工艺•p衬底•n阱•n+（nFET漏/源）•p+（pFET漏/源）•栅氧化层•栅（多晶硅）2018-9-5第3章CMOS集成电路的物理结构29§3.3 CMOS工艺层金属互连层¾金属层之间以及金属层与晶体管之间用绝缘层实现电绝缘¾相邻导电层之间的电接触要求在它们之间的氧化层上形成接触孔和通孔互连线的版图例子•M2与M1连接需要一个通孔•M1与栅连接需要一个栅接触孔•M1与D／S连接需要有源区接触2018-9-5第3章CMOS集成电路的物理结构31§3.4 FET阵列设计1 串联FET版图设计器件可以共用图形区域，以节省版图面积或降低复杂性2018-9-5第3章CMOS 集成电路的物理结构332 并联FET 版图设计统一的版图可以使硅表面上有较高的集成度互相分开的晶体管通常比共享源／漏区的晶体管占用更多的面积§3.4 FET 阵列设计§3.4.1 基本门设计非门NOT （反相器INV ）版图•V DD 和GND 用金属层布线•n+和p+区用同样的填充图案表示，不同的是pFET 嵌在n 阱内•金属和n+/p+区处于不同的结构层，从金属层至n+/p+区需有接触孔非门NOT（反相器INV）另一种方案的版图2018-9-5第3章CMOS集成电路的物理结构35§3.4 FET阵列设计两个独立的反相器（共享电源和地）物理设计的目标之一是使整个芯片的面积最小缓冲器BUF：电信号的整形、提高驱动能力金属可以跨越多晶栅而不会在电气上连接2018-9-5第3章CMOS集成电路的物理结构37§3.4 FET阵列设计带有驱动器的传输门版图NAND22018-9-5第3章CMOS集成电路的物理结构39§3.4 FET阵列设计NOR2NAND2和NOR2的版图比较2018-9-5第3章CMOS集成电路的物理结构41§3.4 FET阵列设计NOR3和NAND32018-9-5第3章CMOS 集成电路的物理结构43§3.4.2 复合逻辑门bca f +=例：§3.4 FET 阵列设计)(c b a g +⋅=2018-9-5第3章CMOS 集成电路的物理结构45wz y x F ⋅+⋅=例：§3.4 FET 阵列设计§3.4.3 一般性讨论逻辑门版图的一般几何图布置规则的图形和阵列可以得到最高的密度！棍棒图（版图简单画法）各工艺层常用的颜色z多晶硅（栅极）：红色z掺杂n+/p+（有源区）：绿色z n阱：黄色z金属1：蓝色z金属2：灰色z触点：黑色的叉号（×）2018-9-5第3章CMOS集成电路的物理结构47§3.4 FET阵列设计设计棍棒图的规则z红色和绿色交叉产生一个晶体管z黄色边框内的晶体管为PMOS管，不在黄色框内为NMOS管z红色可以越过蓝色或灰色z蓝色可以越过红色、绿色或灰色z灰色可以越过红色、绿色或蓝色z蓝色与绿色连接必须通过晶体管的接触孔z蓝色与灰色连接必须通过通孔z蓝色与红色连接必须通过多晶接触孔例：2018-9-5第3章CMOS集成电路的物理结构49§3.4 FET阵列设计紧凑版图的实现方法图论中FET的表示法紧凑版图的实现方法1 构造欧拉图晶体管网络的欧拉图是一个用边代表晶体管、用节点代表网络节点的图。