DSP Builder的功能和流程
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1、说明DSP Builder 的主要功能
DSP Builder 是Altera 公司提供的一种DSP 系统设计工具，是Matlab/Simulink 设计工具和QuartusII 设计工具之间的一个桥梁，把Matlab/Simulink 中的ＤＳＰ系统设计转化为ＨＤＬ文件，在QuartusII 工具中实现到具体的器件中。
产生于Matlab\DSP Builder\Quartus II 流程的DSP 模块或其他功能模块可以成为单片FPGA 电路系统中的一个组成部分，担任某个局部电路的功能；通过Matlab\DSP Builder ，可以直接为Nios II 嵌入式处理器设计各类加速器，成为Nios II 系统的一个接口设备，与整个片内嵌入式系统融为一体。
DSP Builder 是一个系统级(或算法级)设计工具，它架构在多个软件工具之上，并把系统级和RTL 级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势。
2、说明DSP Builder 的设计流程 Simulink 模型仿真
综合
(Quartus II,
LeonardoSpectrum,
Synplify)
ATOM Netlist产生
Quartus II HDL仿真(ModelSim)
综合(Quartus II,LeonardoSpectrum,Synplify)Quartus II 生成编程文件
(.pof,.sof)
下载至硬件
自动流程
手动流程mdl转成
vhdl
Matlab
Simulink
建立模型
第一步是在Matlab 的Simulink 环境中建立一个mdl 模型文件，调用Altera DSP Builder 和其它Simulink 库中的图形模块(Block)，构成设计框图(或称Simulink 设计模型)。
第二步是利用Simulink 强大的图形化仿真、分析功能，分析此设计模型的正确性，完成模型仿真。
在这两步中，与一般的Matlab Simulink 建模过程几乎没有什么区别，所不同的是设计模型库采用Altera DSP Builder 的Simulink 库。
第三步是DSP Builder 设计实现的关键一步，通过SignalCompiler 把Simulink 的模型文件(后缀为.mdl)转化成通用的硬件描述语言VHDL 文件(后缀为.vhd)。
由于EDA 工具软件(诸如Quartus II 、ModelSim)不能直接处理Matlab 的.mdl 文件，这就需要一个转换过程。
转换获得的HDL 文件是基于RTL 级(寄存器传输级)的VHDL 描述。
再接下来的几个步骤是对以上设计产生的VHDL 的RTL 代码和仿真文件进行综合、编译适配以及仿真。
为了针对不同用户的设计目的和设计要求，DSP Builder 提供了两种不同的设计流程，主要可以分为自动流程和手动流程。
如果采用DSP Builder 的自动流程，几乎可以忽略硬件的具体实现过程，DSP Builder
自动调用Quartus II等EDA设计软件，完成综合(Synthesis)、网表(ATOM Netlist)生成和Quartus II适配，甚至在Matlab中完成FPGA的配置下载过程。
如果希望使用其它第三方的VHDL综合器和仿真器(除Synplify、LeonardoSpectrum和Quartus II综合器及ModelSim外)，或是希望完成特定的适配设置，如逻辑锁定、时序驱动编译、ESB特定功能应用等，可以选用手动流程设计。
在手动流程中，可以灵活地指定综合、适配条件。
不过，需要手动地调用VHDL综合器进行综合，调用Quartus II进行适配，调用ModelSim或者Quartus II进行仿真，最后用Quartus II产生相应的编程文件用于FPGA的配置。
3、论述Matlab、Simulink、DSP Builder、Modelsim、Q uartusⅡ几种工具之间的关系
MATLAB[1]是美国MathWorks公司出品的商业数学软件，用于算法开发、数据可视化、数据分析以及数值计算的高级技术计算语言和交互式环境，主要包括MATLAB和Simulink 两大部分。
Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。
Altera可编程逻辑器件(PLD)中的DSP系统设计需要高级算法和HDL开发工具。
Altera DSP Builder将The MathWorks MATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成。
Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。
它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC 设计的首选仿真软件。
Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
DSP Builder系统设计工具
DSP Builder系统设计工具DSP Builder是Altera推出的一个数字信号处理(DSP)开发工具，它在Quartus Ⅱ FPGA设计环境中集成了MathWorks的Matlab和Simulink DSP开发软件。
Altera的DSP系统体系解决方案是一项具有开创性的解决方案，它将FPGA的应用领域从多通道高性能信号处理扩展到很广泛的基于主流DSP的应用，是Altera第一款基于C代码的可编程逻辑设计流程。
在Altera基于C代码的DSP设计流程中，设计者编写在Nios Ⅱ嵌入处理器上运行的C代码。
为了优化DSP算法的实现，设计者可以使用由Matlab和Simulink工具开发的专用DSP指令。
这些专用指令通过Altera的DSP Builder和SOPC Builder工具集成到可重配置的DSP设计中。
对DSP设计者而言，与以往FPGA厂商所需的传统的基于硬件描述语言(HDL)的设计相比，这种流程会更快、更容易。
除了全新的具有软件和硬件开发优势的设计流程之外，Altera DSP系统体系解决方案还引入了先进的S tratix和Stratix Ⅱ系列FPGA开发平台。
Stratix器件是Altera第一款提供嵌入式DSP块的FPGA，其中包括能够有效完成高性能DSP功能的乘法累加器(MAC)结构。
Stratix Ⅱ FPGA能够提供比Stratix器件高四倍的DSP带宽，更适合于超高性能DSP应用。
6.1 DSP Builder安装6.1.1 软件要求使用DSP Builder创建HDL设计需要有下面的软件支持：? Matlab 6.1或6.5版本；? Simulink4.1或5.0版本；? Quartus Ⅱ 2.0以上版本；? Synplify 7.2以上版本或LeonardoSpectrum 2002c以上版本(综合工具)；? ModelSim5．5以上版本(仿真工具)。
6.1.2 DSP Builder软件的安装在安装DSP Builder之前，首先安装Matlab和Simulink软件以及Quartus Ⅱ软件。
第7章 如虎添翼――DSP Builder设计
在安装过程中还要选择与DSP Builder兼容的
Matlab版本。提前安装的Matlab7.1会出现在该对 话框中,如图7-3所示。如果安装的Matlab版本不 符合要求，则不会在此对话框中出现。
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7.2.3 授权文件的安装
在使用DSP Builder之前，必须得到Altera的授权文 件。如果没有安装DSP Builder的授权文件，用户只 能用DSP Builder模块建立Simulink模型，但不能生 成硬件描述语言(HDL)文件或Tcl脚本文件。
法累加器(MAC)结构。StrSP带宽，更适合于超高性能
DSP应用。
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7.4 幅度调制器设计
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本节利用DSP Builder软件提供的一个幅度调 制设计实例来说明DSP Builder设计过程。 该设计实例文件在<DSP Builder安装目录 >\DesignExamples\Tutorials\GettingStartedSi nMdl文件夹中，DSP Builder安装目录默认都 是在Quartus安装目录下。
本文件，用于综合、硬件的实现以及仿真。
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除了全新的具有软件和硬件开发优势的设计流程之 外，Altera DSP系统体系解决方案还引入了先进的 Stratix和Stratix Ⅱ系列FPGA开发平台。
Stratix器件是Altera第一款提供嵌入式DSP块的
FPGA，其中包括能够有效完成高性能DSP功能的乘
第7章 如虎添翼――DSP Builder设计
7.1 DSP Builder简介 7.2 DSP Builder安装 7.3 DSP Builder设计流程 7.4 幅度调制器设计
DSP Builder
1.说明DSP Builder的主要功能DSP Builder在算法友好的开发环境中帮助设计人员生成DSP设计硬件表征，从而缩短了DSP设计周期。
已有的MATLAB函数和Simulink模块可以和Altera DSP Builder模块以及Altera知识产权(IP)MegaCore功能相结合，将系统级设计实现和DSP 算法开发相链接。
DSP Builder支持系统、算法和硬件设计共享一个公共开发平台。
设计人员可以使用DSP Builder模块迅速生成Simulink系统建模硬件。
DSP Builder包括比特和周期精度的Simulink模块，涵盖了算法和存储功能等基本操作。
可以使用DSP Builder模型中的MegaCore功能实现复杂功能的集成。
Altera还提供DSP Builder高级模块集，这一Simulink库实现了时序驱动的Simulink综合。
Altera MegaCore是高级参数化IP功能，例如有限冲击响应(FIR)滤波器和快速傅立叶变换(FFT)等，经过配置能够迅速方便的达到系统性能要求。
MegaCore功能支持Altera的IP评估特性，使您在购买许可之前，便可以验证功能及其时序。
Altera IP MegaStore网站上为DSP Builder和IP评估流程提供DSP IP完整介绍DSP Builder SignalCompiler模块读取由DSP Builder和MegaCore模块构建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令语言(Tcl)脚本，进行综合、硬件实施和仿真。
图示为DSP Builder设计流程。
DSP Builder是一个系统级(或算法级)设计工具，它构架在多个软件工具之上，并把系统级和RTL级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势【10】。
DSP Builder依赖于Math Works公司的数学分析工具Matlab/Simulink，以Simulink的Blockset出现，可以在Simulink中进行图形化设计和仿真，同时又通过Signal Compiler可以把Matlab/Simulink的设计文件(.mdl)转成相应的硬件描述语言VHDL设计文件(.vhd),以及用于控制综合与编译的TCL脚本。
eda第9章 dsp builder设计初步课件
Earn the fundamentals of DSP Builder through this course. Explore the basic concepts, applications, and tools of DSP Builder. Simplify and optimize your DSP designs.
概述
介绍D S P Build er的基本概念、应用领域和组成部分，帮助您构建更简化和优化的DS P设计。
DSP Builder的基本原理
使用函数分块图提高抽象层次，流水线增强资源利用率，并通过数据流图进行优化，使 D S P 设计更高效。
DSP Builder的设计流程
1
整体架构设计
确定D S P系统的整体框架和功能模块
中断控制与处理
管理系统中断的触发和处理，确保实时响应 和数据一致性。
数据流调度控制
调整数据流的处理顺序和速率，以提高系统 的吞吐量。
时序分析与优化
分析和优化系统的时序性能，避免时序冲突 和不确定性。
DSP Builder设计案例
图像处理算法设计
使用D S P Build er设计图像处理算法，实现图像 增强和图像识别。
DSP算法设计
2
的交互关系。
设计和优化D S P算法以满足实时信号
处理要求。
3
硬件IP选择与修改
选取合适的硬件IP并根据需求进行定
系统仿真与测试
4
制。
使用仿真和测试技术验证DS P系统的 功能和性能。
DSP Builder的常用功能
数据类型与格式控制
灵活处理不同类型和格式的数据，实现多样 化的Build er设计音频数据处理模块，实现 音频效果和声音识别。
7.DSPBuilder
第六章 基于Matlab/DSP Builder的DSP系统设计技术
■ Supports the SignalTap® II logic analyzer ■ Includes blocks that you can use to build custom logic that works with Nios® II and other SOPC Builder designs ■ Includes a state machine block ■ Automatically generates a HDL testbench or Quartus II Vector File (.vec) from MATLAB and Simulink test vectors ■ Automatically starts Quartus II compilation ■ Provides a variety of fixed-point arithmetic and logical operators for use with the Simulink software
手动流
综合 （Quartus II LeonardoSpectrum Synplify） Quartus II Pof/sof文件下载 SignalTap测试
4
Modelsim 仿真
2005-12-14
现代数字系统设计
第六章 基于Matlab/DSP Builder的DSP系统设计技术 自动设计流程 ① Matlab/Simulink建模。 设计手动流程 ① Matlab/Simulink建模。
现代数字系统设计 20
第六章 基于Matlab/DSP Builder的DSP系统设计技术 仿真结果：
第11章 DSP Builder设计规则
第11章 DSP Builder设计规则 章 设计规则
11.1 位宽设计规则 11.2 频率设计规则 11.3 DSP Builder设计的取名规则 设计的取名规则 11.4 定点数据下标说明 11.5 在SBF中二进制小数点的位置 中二进制小数点的位置 11.6 GoTo和From模块的支持特性 和 模块的支持特性
Builder设计规则 第11章 DSP Builder设计规则 11章
示例Single Clock Delay的RTL电路图 图11-6 示例 的 电路图
Builder设计规则 第11章 DSP Builder设计规则 11章
11.2.2 多时钟设计 如果设计系统中包含了来自Rate change库中的锁相 环模块PLL，DSP Builder模块就将根据PLL输出时钟组 中的某一时钟的上升沿来工作。图11-7是一个多时钟 Delay设计系统实例，该例含多时钟支持电路。 对于含有PLL的系统，DSP Builder 将Simulink中 PLL DSP Simulink PLL模块映射到硬件器件中的PLL核，即在设计模块中 使用PLL的条件是目标器件中必须含PLL核。支持PLL 模块设计的目标器件系列有：Stratix系列(支持6个输出 时钟)和Cyclone系列(支持6个输出时钟)。
Builder设计规则 第11章 DSP Builder设计规则 11章
此外，SignalCompiler对于每一个DSP Builder的HDL 子系统模块产生一个单独的VHDL文件，而这些文件 都有独立的实体和结构体。DSP Builder产生的VHDL 文件中的实体名位置具有全局性，所以，所有的r设计规则 第11章 DSP Builder设计规则 11章
Quartus2组件DSPbuilder设计DDS信号发生器
基于Quartus2组件DSP_builder 设计DDS 信号发生器说明：Quartus2中DSP_builder 组件建立了Quartus2与Matlab 的无缝链接，这样极大的有利于FPGA 在信号处理中的应用，本次课题旨在通过建立一个信号发生器来说明DSP_builder 的强大之处。
传统的DDS 信号发生器的设计相对比较复杂<包括相位累加器，地址查找表，D/A ），通过传统的编程思想，会比较复杂，DSP_builder 则是通过simulink 中的Altera 库，直接构建DDS 模型，再通过signal complier 生成VHDL 语言以及仿真所用的测试脚本<testbench 文件），非常方便，并通过simulink 和FPGA 的仿真工具Modelsim_Atera 一起做了对比，两者吻合，达到了预期效果。
b5E2RGbCAP 1.在Simulink 中构建DDS 模型2.Simulink 下的仿真如图所示：Signal Compiler3.RTL级仿真<modelsim 仿真）：4.RTL 级视图-200-150-100-5050100150200050100150200250300350400450500-2-1.5-1-0.50.511.52附：.vhl代码-- sinwafe_GN.vhdlibrary IEEE。
use IEEE.std_logic_1164.all。
use IEEE.numeric_std.all。
entity sinwafe_GN isport (Output : out std_logic_vector(7 downto 0>。
-- Output.wirep1EanqFDPwInput : in std_logic_vector(0 downto 0> := (others => '0'>。
DspBuilder使用讲解
第9章 DDS设计
数据线位宽
相 位 字 输 入同 步 寄存器
N
频 率 字 输 入同 步 N 寄存器
clk 系统时钟
N
M
M
寄存器
相位调制器 相位累加器
正 弦 ROM 查找表
正弦信号输出 D/A
余 弦 ROM 查找表
余弦信号输出 D/A
图9-2 正交信号发生器
第9章 DDS设计
幅度调制在很多场合是需要的。我们改进基本DDS 结构，在正弦ROM表后、D/A前放置一个幅度控制模 块，一般采用乘法器来实现。如图9-3。
下面开始仿真。图9-6显示了仿真结果。
第9章 DDS设计
图9-6 仿真结果
第9章 DDS设计
9.3 FSK调制器设计
第9章 DDS设计
9.1 DDS的基本原理
我们知道，对于正弦信号发生器，它的输出可以 用下式来描述：
Sout Asint Asin(2πfoutt).
(9-1)
第9章 DDS设计
其中Sout是指该信号发生器的输出信号波形，fout指 输出信号对应的频率。上式的表述对于时间t是连续的， 为了用数字逻辑实现该表达式，必须进行离散化处理。 用基准时钟clk进行抽样，令正弦信号的相位：
“++” 选择“Pipeline” 参数“Clock Phase Selection”设为“1”
第9章 DDS设计
BusConversion2模块：(BusConversion) 库：Altera DSP Builder中Bus Manipulation库 参数“Input Bus Type”设为“signed Integer” 参数“Input [number of bits].[]”设为32 参数“Output Bus Type”设为“Signed Integer” 参数“Output [number of bits].[]”设为“10” 参数“Input Bit Connected to Output MSB”设为“31” 参数“Input Bit Connected to Output LSB”设为“22” 使用“Round”
DSPbuilder安装指南（以9.1为例）
DSPbuilder安装指南（以9.1为例）1.前期准备⾸先说⼀下，我⽤的是dsp builder 9.1 +QII 9.1 SP1+ MATLAB R2009A⽹上没有dsp9.1sp1的破解，我是直接⽤9.1的，发现这样配也能正常⼯作DSP Builder 不是独⽴的软件，在安装 DSP Builder 之前需安装以下软件1.MATLAB软件，必须安装 Simulink组件。
2.安装Quartus II软件安装DSP Builder，安装程序中包含的脚本会⾃动关联Quartus II 和Matlab。
注意三个软件要相互匹配，这⼉给个官⽅的要求：2.安装DSP Builder⼀般步骤，⼤伙懂的直到DSP Builder 的安装结束的对话框跳出，点击finish。
3.matlab上的⼀些必要操作打开matlab 点击Simulink⼯具箱，在出现的Simulink LibraryBrowser栏中可发现多了以下两个⼯具库依次单击它们，软件需要建⽴⼯具库。
这⼉可能会碰到以下问题：1.Matlab出现很多warning ，跳出窗⼝报告出错，并⾃动退出软件处理⽅法：然后在X:\MATLAB\R2008a\toolbox\local\pathdef.m中删除与Altera有关的路径。
注意需要空⼀⾏，如下所⽰：p = [...%%% BEGIN ENTRIES %%%（空⼀⾏）matlabroot,'\toolbox\matlab\general;', ...matlabroot,'\toolbox\matlab\ops;', ...matlabroot,'\toolbox\matlab\lang;', ...matlabroot,'\toolbox\matlab\elmat;', ...matlabroot,'\toolbox\matlab\elfun;', ...之后重新安装DSP Builder2.安装完DSP Builder后，发现Altera DSP Builder Blockset库是空处理⽅法：打开..\MATLAB\R2008a\toolbox\local\matlabrc.m，在此⽂件最后加⼊代码bdclose all; set_param(0,'CharacterEncoding', 'windows-1252')重新启动matlab4.破解 DSP Builder流程1.．找个匹配的DSP Builder的破解器按照要求先破解DSP Builder ⽂件。
DSP Builder设计进阶
CtrlIn
图4-6 修改Subsystem的端口
第4章
DSP Builder设计进阶
图4-7就是更改singen子系统端口名称后subsint模型
顶层原理图的显示。 Simulink的子系统的端口的增删操作也比较简单， 可以直接在子系统的图上加入或者删除输入、输出端 口。在调用该子系统模块的上层原理图上，马上就会 更改相应的子系统模块的显示。 对于生成的子系统模块，可以将其当成一般的DSP 模块来使用，允许任意复制、删除子系统模块，或者
第4章
DSP Builder设计进阶
CtrlIn模块：(Altbus)
库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“Single Bit” 参数“Bus Type”设为“Input port”
Constant模块：(Constant)
库：Simulink中Source库 参数“Constant Value”设为“512”
end mac;
architecture mac_arch of mac is
begin
Q <= (a*b);
end mac_arch;
第4章
DSP Builder设计进阶
例4-1的VHDL程序是一个12×8的MAC单元的描
述，在此把它导入到DSP Builder中。先在Simulink中建 立一个新模型，命名为vhdlmac。 在 Simulink 库 管 理 器 的 Altera DSP Builder 中 的 AltBus库中，找到SubSystemBuilder模块(图4-13)，放 置在新建的vhdlmac模型窗口中。 双击vhdlmac模型窗口中的SubSystemBuilder模块， 打开SubSystem Builder对话框(见图4-14)。点击按钮，