FPGA实验 计时器和倒计时的系统设计
FPGA实验 计时器和倒计时的系统设计
实验五 计时器和倒计时的系统设计一、实验目的①掌握用Verilog HDL 文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，进一步了解计时器的功能和特性。
②掌握用Verilog HDL 文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，进一步了解倒计时电路的功能和特性。
二、实验原理1. 计时器24小时计时器的电路框图如图8.1所示。
图8.1 24 小时计时器的电路框图24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK 为1Hz(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生1小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23: 59: 59后，再来一个秒脉冲，产生时的进位输出。
将两个60进制加计数器和一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。
其中，秒脉冲由EDA 实训仪上的20MHz 晶振分频得到。
2. 侧计时器24小时倒计时器的电路框图如图8.2所示。
图8.2 24 小时倒计时器的电路框图24小时倒计时器由2个60进制减计故器和1个24进制减计数器构成，输入CLK 为1Hz(秒)的时钟，经过60进制减计数后产生1分钟的借位时钟信号，再经过60进制减计数后产生1小时的借位时钟信号送给24进制减计数器进行减计数，当减计数到达00: 00: 00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。
将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果。
其中，秒脉冲由EDA 实训仪上的20MHz 晶振分频得到。
三、实验设备秒脉冲①EDA实训仪1台。
②计算机1台(装有QuartusⅡ软件)。
四、实验内容1. 计时器在QurtusⅡ软件中，按照实验原理中24小时计时器的电路框图，用Verilog HDL编程设计计时器电路，然后进行编辑、编译（综合）、仿真，引脚的锁定，并下载到EDA实训仪中进行验证。
FPGA电子秒表计时器verilog实验报告
华中科技大学《电子线路设计、测试与实验》实验报告实验名称：用EDA技术设计多功能数字钟院（系）：电子信息与通信学院专业班级：姓名：学号：时间：地点：实验成绩：指导教师：2018 年 3 月 27 日一. 实验任务及要求基本要求：电子秒表1)可计时的范围0.00s~99.99s（显示用七段数码管，显示小数点）。
2)能够暂停，能够在计时结束使用灯光或者声音报警提示。
提高要求: PWM波产生器1)可输出占空比按10%递进的PWM波（示波器测量查看）。
二.实验条件实验板:Nexys4 DDR实验软件:ISE14.7,ModelSim三.预习要求1.NEXYS 4 DDR开发板说明。
2.有限状态机。
3.数码管扫描显示。
四.实验原理1.电子秒表设计框图模块分析1)分频模块(Divider.v)将系统给定的100MHZ 的频率通过分频模块变成100Hz 的clk(用来计时)和4000Hz的clk_seg(用来扫描数码管)。
代码如下：原理:输入的100MHz 的信号为CLK_100MHz，每当CLK_100MHz 上升沿来时，Count_DIV 计数加1，且每当Count_DIV =100M/(2*100)=0.5M 时，CLK_Out取反一次并且Count_DIV <=0，这样会得到一个100Hz 的信号。
当需要得到4000Hz的clk_seg时，在顶层模块中修改parameter OUT_Freq=4000;这样，每当Count_DIV=100M/(2*4000)=12500时，CLK_Out取反一次并且Count_DIV <=0，这样会得到一个4000Hz 的信号。
在主程序中修改参数如下:仿真时，为便于观察，在testbench中，将CLK_100MHz的周期设为2ns：always #1 CLK_100MHz <= ~CLK_100MHz;并修改参数如下，验证分频模块的正确性(图中数字16,8,1只表示频率的倍数关系，并非真正的频率)其仿真图如下图:从图中可以看出，CLK_100MHz的周期为2ns,clk_seg的周期为4ns,clk的周期为32ns,符合倍数关系，故分频模块的正确性得到验证。
fpga秒表设计实验报告
fpga秒表设计实验报告本次实验是基于FPGA设计的秒表。
秒表主要是用来计时的一种仪器，具有精准度高、显示清晰等优点。
在实验中，我们使用FPGA来实现秒表的设计。
1. 实验目的通过本次实验，我们的目的是掌握FPGA的使用方法，并设计出一个能够精准计时的秒表。
同时，也能够加深理解数字电路的基本原理和数字信号的处理方式。
2. 实验原理秒表的原理很简单，在起点按下计时键后，秒表开始计时，时间会显示在数码管或LCD屏幕上。
在终点按下停止键后，秒表停止计时。
我们需要用数字电路来实现这个过程，分为三个部分。
2.1. 时钟模块时钟模块是秒表实现的基础。
我们可以使用FPGA内置的时钟控制器IP，也可以自己实现时钟模块。
在这个实验中，我们使用了FPGA内置的时钟控制器IP。
2.2. 计时模块计时模块是实现秒表的关键。
我们可以使用FPGA内置的计数器IP，也可以自己实现计数器模块。
在这个实验中，我们使用了FPGA内置的计数器模块。
2.3. 显示模块显示模块用来显示计时结果。
我们可以使用数码管或LCD屏幕来显示计时结果。
在这个实验中，我们使用了数码管来显示计时结果。
3. 实验步骤3.1. 创建工程首先，我们需要在Vivado IDE中创建一个FPGA工程。
在创建工程时，需要选择适当的设备型号、板卡等参数。
3.2. 添加时钟控制器IP在Vivado IDE中，选择IP Catalog，搜索并添加时钟控制器IP。
3.3. 添加计数器IP在Vivado IDE中，选择IP Catalog，搜索并添加计数器IP。
3.4. 添加数码管IP在Vivado IDE中，选择IP Catalog，搜索并添加数码管IP。
3.5. 连接IP在Vivado IDE中，将时钟控制器IP、计数器IP和数码管IP进行连接。
3.6. 程序设计使用Vivado IDE中的HDL语言对秒表进行程序设计。
3.7. 烧录程序将程序烧录到FPGA中，实现秒表功能。
基于FPGA的数字电子钟的设计与实现
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
基于fpga的倒计时时钟实验报告总结
基于FPGA的倒计时时钟实验报告总结一、实验目的本实验旨在通过FPGA技术，设计一个能够进行倒计时的时钟电路，并进行相应的功能验证。
二、实验内容1. 确定实验目标：设计一个基于FPGA的倒计时时钟电路，实现倒计时功能。
2. 学习FPGA设计工具：熟悉并掌握FPGA设计工具的使用方法，包括逻辑综合、时序分析等。
3. 编写时钟电路代码：利用Verilog硬件描述语言编写时钟电路的代码。
4. 进行仿真验证：对时钟电路进行仿真验证，确保设计的正确性和稳定性。
5. 下板实验验证：将设计好的时钟电路下载到FPGA开发板上，进行实际验证。
三、实验步骤与结果分析1. 设计倒计时时钟电路通过学习资料和实验指导，我们利用Verilog HDL进行倒计时时钟电路的设计，并对其功能进行初步测试。
初步测试结果表明，设计的倒计时时钟电路能够正常工作。
2. 时钟电路仿真验证我们利用FPGA设计工具对时钟电路进行了仿真验证，通过时序分析和波形仿真，确认了时钟电路的正确性和稳定性。
仿真结果显示，时钟电路能够准确地进行倒计时操作。
3. 下板实验验证将设计好的时钟电路下载到FPGA开发板上进行实际验证。
经过实际测试，我们发现倒计时时钟电路能够稳定可靠地进行倒计时操作，符合设计要求。
四、实验总结通过本次实验，我们深入学习了FPGA技朰，并成功设计并验证了基于FPGA的倒计时时钟电路。
实验中我们克服了一些困难，如时钟电路设计的复杂性和仿真验证的精确性等。
我们顺利完成了实验目标，掌握了FPGA设计工具的使用方法，提高了自己的实践能力和动手能力。
这次实验为我们今后在FPGA领域的研究打下了坚实的基础，也对我们的专业素养、工程实践能力提出了更高的要求。
五、改进建议在今后的实验中，我们可以进一步深入研究FPGA技术，探索更多的应用场景，提高我们的设计水平。
注重团队合作、创新思维，不断提升自己的综合素质和实践能力，为将来的科研工作和工程实践打下更加坚实的基础。
基于FPGA的加减计时器设计
基于FPGA的加减计时器设计作者：陈龙险来源：《电子技术与软件工程》2015年第11期摘要基于现场可编程门阵列FPGA（系Field Programmable Gate Array的缩写）的电路系统设计，是目前数字电路设计的主流方法之一。
本文阐述了基于FPGA的加减计时器设计方法，提出了系统电路的设计思路及合理方案，该设计计时器兼备秒加计时和秒减倒计时的功能。
并借助于Quartus II开发平台完成仿真设计，通过FPGA硬件实验箱进行测试，验证结果表明本文提出的设计方案正确可行。
【关键词】FPGA Quartus II EDA 计数器随着全球经济的高速发展、科学技术的不断创新，电子设计自动化EDA（系Electronic Design Automation的缩写）技术，在电子信息工程领域成为了当今世界上最先进的电子电路设计技术。
它依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL （系Hardware Description Language的缩写）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件如现场可编程门阵列FPGA或复杂的可编程逻辑器件CPLD（系Complex Programmable Logic Device的缩写）或专用集成电路ASIC（系Application Specific Integrated Circuit的缩写）芯片中，从而实现既定电子电路的功能系统设计。
因此，在电子工程应用领域，用EDA技术来完成电子系统的设计，已成为现代电子设计技术的核心。
1 设计方案本文提出的系统设计方案采用自顶向下的设计方法，从系统设计入手，在顶层对计时器整体电路系统进行功能方框图的划分和结构设计，在方框图一级进行仿真、纠错，用硬件描述语言（HDL）对高层次的系统行为进行描述并于功能一级进行验证；系统电路的设计依托于FPGA硬件平台，采用超高速集成电路硬件描述语言—VHDL（系Very High Speed Integrated Circuit Hardware Description Language的缩写），设计在Quartus II开发环境下进行；设计出的计时器计时范围为00.00--59.00秒，精度为0.01秒，具有秒加和秒减计时、清零、计时—停止—继续计时等功能，对百分之秒和秒的计数信息采用四位LED数码管进行友好界面显示。
基于verilog HDL计时器和倒计时的系统设计
实验报告2019 -2020 学年第2学期开课单位电子信息学院适用年级、专业2017级电子信息科学与技术Z 课程名称FPGA技术及应用-课内实验主讲教师课程序号BS6222003X3-03课程代码BS6222003X3实验名称计时器和倒计时的系统设计实验学时2学时学号姓名实验五计时器和倒计时的系统设计①掌握用Verilog HDL文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，进一步了解计时器的功能和特性。
②掌握用Verilog HDL文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，进一步了解倒计时电路的功能和特性。
二、实验原理1.计时器24小时计时器的电路框图如图8.1所示。
图8.1 24小时计时器的电路框图24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK为1HZ(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生1小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23:59:59后，再来-一个秒脉冲，产生时的进位输出。
将两个60进制加计数器和一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。
其中，秒脉冲由EDA实调仪上的20MHz晶振分频得到。
2.倒计时器24小时倒计时器的电路框图如图8.2所示。
图8.2 24 小时倒计时器的电路框图24小时倒计时器由2个60进制减计故器和1个24进制减计数器构成，输入CLK为1Hz(秒)的时钟，经过60进制减计数后产生1分钟的借位时钟信号，再经过60进制减计数后产生I小时的借位时钟信号送给24进制减计数器进行减计数，当减计数到达00:00:00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。
将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果。
其中，秒脉冲由EDA实训仪上的20MHz晶振分频得到。
三、实验设备①EDA实调仪1台。
基于FPGA的倒计时定时器
基于FPGA的倒计时定时器数电实验设计报告实验名称：倒计时定时器实验目的：1.掌握组合逻辑与时序逻辑电路的设计方法及调试方法2.熟练掌握常用MSI逻辑芯片的功能及使用方法3.初步掌握VerilogHDL数字系统设计方法4.熟悉PLD实验箱的结构和使用及QuartuII软件的基本操作5.掌握采用QuartuII软件和实验箱设计实现逻辑电路的基本过程设计要求：一、倒计时定时器:用开关或按键进行定时设置倒计时计数状态用两位数码管显示计时结束时用彩灯或声响作为提电路设计过程：加法计数功能,UP为加法脉冲输入端1.关于74192芯片减法计数功能,Down为减法脉冲输入端可实现减法计数:74HC192减法计数到0000时,借位Bo=0两位:两片74HC192加法计数到1111时进位Co=0 U1151109111454ABCD~LOADCLRUPDOWNQAQBQCQD~BO~CO32671312UPDown CLR某某LL某某某H↓HHLH↓HLQDQCQBQA预置数据清零加法计数器减法计数器74192N2.计到零停止计数功能,设置启动开关,启动前停在预置值3.运用两片74192级联,组成倒计时计数器,个位减到0,十位开始减法计数.OUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTQAQBQCQDCONBONCOUNTERQAQBQCQDCONBONLDNABCDDNUPCLROUTPUTintVCCLDNABCDDNUPCLRint1CO UNTER7419274192gndINPUTVCC十位个位GNDfreqdivGgndINPUTVCCCLRCLKint5FREQ.DIVIDERDV2DV4DV8DV16742074 00int4int6INPUTVCC74007400int8int7OUTPUTled14.加入译码器完成数码管显示设计原理图：数码管动态扫描原理图：分析统图：管脚分配方案：。
基于FPGA的篮球24秒倒计时系统设计
基于FPGA的篮球24秒倒计时系统设计一、功能描述 本工程包含了两个按键和4位数码管显示，共同实现一个篮球24秒倒计时、并具有暂停和重新计数复位的功能。
具体功能如下： 1. 数码管显示秒十位、秒个位、0.1秒和0.01秒。
2. 上电后，数码管显示2399，表示时间是23.99秒。
3. 按下按键1，进入倒计时状态，进行倒计时，一直计到0000后停止。
4. 在倒计时状态时，再次按下按键1，则暂停计时；再按下按键1，则继续倒计时。
5. 在任何时刻，按下按键2，则复位显示为2399。
二、平台效果图 1.Altera核心板效果图 2.Xilinx核心板效果图 三、实现过程 首先根据所需要的功能，列出工程顶层的输入输出信号列表。
我们可以把工程划分成三个模块，分别是倒计时模块、BCD译码模块和数码管显示模块。
1.倒计时模块 倒计时模块实现的是24s倒计时功能，其输出两组计数信号cnt_s和cnt_ms。
例如当时间为23.99时，cnt_s的值为23，cnt_ms的值为99；当时间为08.12时，cnt_s的值为8，cnt_ms的值为12。
模块还实现了暂停和重开始功能，按下按键1开始倒计时，再次按下则暂停，再次按下则开始，无论何时按下按键2，恢复到23.99。
本模块的信号列表如下： 2.BCD译码模块 由于倒计时模块输出的是2进制的cnt_s和cnt_ms，但数码管是个位和十位分别显示的。
例如当cnt_s值为10时，也就是8b00001010，而送给数码管的个位值为4b0000，十位值为4b0001。
这个转换过程也就是BCD译码，也就是本模块要实现的功能。
此处介绍二进制转BCD码的硬件实现，采用左移加3的算法，具体描述如下：（此处以8-bit 二进制码为例） 1、左移要转换的二进制码1位 2、左移之后，BCD码分别置于百位、十位、个位 3、如果移位后所在的BCD码列大于或等于5，则对该值加3 4、继续左移的过程直至全部移位完成 举例：将十六进制码0xFF转换成BCD码 本模块的信号列表如下： 由于秒和毫秒都要译码，所以要例化两个BCD译码模块。
基于FPGA的高精度数码电子计时仪设计
基于FPGA的高精度数码电子计时仪设计在现代科技快速发展的时代，电子计时仪已经成为各个领域中不可或缺的一项技术。
在运动竞技、物理实验、计算机研究等领域中，我们都需要用到高精度的计时仪来提供准确的数据支持。
而这里我们要介绍的基于FPGA的高精度数码电子计时仪，正是最新的一种计时仪技术。
一、FPGA技术介绍FPGA即现场可编程门阵列，是一种可编程逻辑器件，主要由可编程逻辑模块、内部控制器、高速缓存、可编程I/O模块组成。
它的主要特点是具有现场可编程性，可以在用户现场进行逻辑和电路设计，提供了更高的灵活性和性能。
因此FPGA技术已经在各个领域中得到了广泛的应用。
二、基于FPGA的高精度数码电子计时仪设计基于FPGA的高精度数码电子计时仪是一种基于可编程技术的计时仪，它利用FPGA的现场可编程特性，将各种计时、数码信号处理等电路全部集成在一块芯片上，从而实现高速、高精度的计时功能。
其主要设计流程如下：1.系统框图设计首先需要对计时仪的各个部分进行需求分析，设计系统框图。
系统框图是整个计时仪的基础，它描述了硬件电路、软件程序、各种控制信号等之间的关系，为后续的设计提供了参考。
2.数码预处理电路设计数码电子计时仪的核心是数码电路，包括数码显示、数字信号处理等电路。
其中数码预处理电路负责数据输入、数据处理等功能。
在数字信号处理方面，数码计时电路主要有比较器、检测器、解码器等电路组成，以保证每次计时的准确性。
3.逻辑控制电路设计逻辑控制电路主要是用来控制数码计时仪的运行状态，包括计时状态、预置状态、停止状态、清零状态等。
在整个电路中，逻辑电路起到了控制和判定的重要作用。
4.FPGA电路设计FPGA电路的设计是最为重要的一步，它包含了所有的硬件和软件设计。
在FPGA的设计过程中，首先需要将设计好的数码预处理电路和逻辑控制电路进行集成，进而实现高精度的计时功能。
5.时序分析和测试验证在所有的电路设计完成后，还需要对整个系统进行时序分析和测试验证。
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实验五 计时器和倒计时的系统设计
一、实验目的
①掌握用Verilog HDL 文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，进一步了解计时器的功能和特性。
②掌握用Verilog HDL 文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，进一步了解倒计时电路的功能和特性。
二、实验原理
1. 计时器
24小时计时器的电路框图如图8.1所示。
图8.1 24 小时计时器的电路框图
24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入
CLK 为1Hz(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生1小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23: 59: 59后，再来一个秒脉冲，产生时的进位输出。
将两个60进制加计数器和一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。
其中，秒脉冲由EDA 实训仪上的20MHz 晶振分频得到。
2. 侧计时器
24小时倒计时器的电路框图如图8.2所示。
图8.2 24 小时倒计时器的电路框图
24小时倒计时器由2个60进制减计故器和1个24进制减计数器构成，输入CLK 为1Hz(秒)的时钟，经过60进制减计数后产生1分钟的借位时钟信号，再经过60进制减计数后产生1小时的借位时钟信号送给24进制减计数器进行减计数，当减计数到达00: 00: 00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。
将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果。
其中，秒脉冲由EDA 实训仪上的20MHz 晶振分频得到。
三、实验设备
秒脉冲
①EDA实训仪1台。
②计算机1台(装有QuartusⅡ软件)。
四、实验内容
1. 计时器
在QurtusⅡ软件中，按照实验原理中24小时计时器的电路框图，用Verilog HDL编程设计计时器电路，然后进行编辑、编译（综合）、仿真，引脚的锁定，并下载到EDA实训仪中进行验证。
注：用EDA实训仪上的20MHz晶振作为计时器的时钟输入端，按键S8-S6分别作为计时器的校时、校分、校秒输入蹦，拨动开关S0作为计时器的清零输入端，拨动开关S1作为计时器的暂停输入端，用数码管SEG5-SEG0分别作为时、分、秒的输出端，用发光二极管L0作为进位输出端COUT。
2. 侧计时器
在QuartusⅡ软件中，按照实验原理中24小时倒计时器的电路框图，用Verilog HDL编程设计倒计时器电路，然后进行编辑、编译（综合）、仿真，引脚的锁定，并下载到EDA实训仪中进行验证。
注：用EDA实训仪上的20MHz晶振作为倒计时器的时钟输入端，按键S8-S6分别作为倒计时器的校时、校分、校秒输入端，拨动开关S0作为倒计时器的复位输入端，拨动开关S1作为倒计时器的暂停输入端，用数码管SEG5-SEG0分别作为时、分、秒的输出端，用发光二极管L0作为借位输出端COUT。
五、实验预习要求
①复习理论课本有关计数器及分频器的内容，并认真阅读实验指导书，分析、掌握实验原理，熟悉理论课本中QuartusⅡ软件的使用方法。
②按照实验内容的要求，编写相应的实验程序和画出相应的项层电路连线图，写出相应的实验步骤。
实验步骤如下：
1、建立工程文件jishiqi。
新建Verilog HDL文件编写60进制和24进制加减计时器；
2、建立波形仿真；
3、编译下载。
（1）源程序
（2）计时器逻辑电路原理图（3）引脚锁定图：
（2）实验结果截图如下：
六、实验总结
①总结用Verilog HDL进行分频器和计数器电路设计的方法。
此次实验为计时器。
Clk是秒时钟输入端；clmn是清除输入端，低电平有效。
Jm，jf，js 是校正秒，分，时的输入端。
下降沿有效，qm[7..0]、q([7..]、q[..]1分别是秒、分、时的输出端，当sel为1时，为计时器，当sel为0时，为到计时器。
Cout是脉冲输出端。
②对本次实验进行总结并完成思考题。
由仿真结果得知clrn为高电平时，输出为0。
当clrn为低电平时，sel为1时，qm[7..0]、f[7..0]进行从0到59加法计数；qs[7..0]进行从0到23加法计数。
sel为0的时候，qm[7..0]、qf[7..0]进行从0到59减法计数；qs[7..0]进行从0到23减法计数。
这次的实验在完成程序仿真调试过程中，出现了很多小问题，这些问题虽然简单，但真正解决起来还是比较棘手的。
例如，数码管显示时、分、秒的位置错乱，或者是某一位数码管不亮，后来发现原来是pin设置错误，为了解决这个问题，又重新设置pin。