习题讲解

M P _ odd[1] P _ odd[0] ^ D _ in[0]=0^D _ in[0] D _ in[0];
P _ odd[2] P _ odd[1] ^ D _ in[1] D _ in[0] ^ D _ in[1];
P _ odd[n] P _ odd[n1] ^ D _ in[n1] D _ in[0] ^ D _ in[1]L ^ D _ in[n1];
end always #20 data = $random; endmodule
`timescale 1ns / 1ps module count3(); reg [7:0]data; reg [3:0]count; reg [4:0]temp; always @ (data) begin
count <= 0; for(temp=0;temp<8;temp=temp+1)
ASIC复习讲解
（参考答案）
4-14. 设计并验证一个能统计8位输入字中1的个 数，并用4位输出指示的Verilog模块。
问题：如何检测输入8位字中有多少个1.
方法1：逐位统计有多少个1；
方法2：？
4位输入指示1的个数
always @ (posedge CLK)
`timescale 1ns / 1ps module Count1(
`timescale 1ns / 1ps module ch5_19( input clk,
input reset,
input enable,
input load,
input [2:0]loadData,
output reg [2:0]Count
);
设计 模块
always @ (negedge clk) if(reset)begin Count <= 0; end else if(enable)
DataProduce utt(
end
.CLK(CLK),
else if(IsCount)begin
.Reset_n(Reset_n),
if(temp >0)begin
.DataOK(DataOK), .data(data)
temp <= temp & (temp -1); count <= count + 1'b1; end
if(!Reset_n)begin count <= 0;IsCount <= 0;temp <= 0;
end
);
else if(DataOK)begin
wire CLK,Reset_n,DataOK;
temp <= data;IsCount <= 1'b1;
wire [7:0]data;
count <= 0;
temp =data; count =0; while(temp)begin
if(temp[0]) count = count + 1'b1;
temp = temp >>1; end end always #20 data = $random; endmodule
5-14. 编写图P5.14所示电路的Verilog描述，证明： 如果D_in的连续取样值具有奇数个1，那么电路的输出 P_odd有效。
wire tempD; always @ (posedge clk) if(reset) begin P_odd <= 0; end else begin P_odd <= tempD; end assign tempD = P_odd^D_in; endmodule
完整程序
证明：
P _ odd[n1] P _ odd[n] ^ D _ in[n]; P _ odd[n] P _ odd[n1] ^ D _ in[n1];
ቤተ መጻሕፍቲ ባይዱ
initial begin clk =0; forever #10 clk = ~clk;
end initial begin
reset =0; #15 reset=1; forever #70 reset =0; end initial begin enable =1; # 200 enable =0; forever #30 enable =1; end initial begin load =0;
#300 load=1; forever #20 load=0; end initial begin loadData =0; #300 loadData =5; forever #20 loadData =0; end endmodule
4、综合软件的功能是：
A) 将一个低级别的设计描述转换为一个功 能上等效的高级别的设计描述； B) 将一个用某一种HDL语言描述的设计转 换为一个等效的用另一种HDL语言描述的 设计； C) 从一个设计描述中产生一组测试向量；
initial begin
end
CLK <= 0;
else begin
forever #20 CLK <= ~CLK;
data <=data;
end
DataOK <= 1'b0;
initial begin
end
Reset_n <=1;
always @(posedge CLK)
#30 Reset_n <= 0;
initial begin clk =0; forever #10 clk = ~clk;
end initial begin
reset =0; #15 reset=1; forever #70 reset =0; end initial begin enable =1; # 200 enable =0; forever #30 enable =1; end initial begin load =0;
if(load)begin Count <= loadData;
end else begin
Count <= Count + 1'b1; end else begin
Count <= Count; end endmodule
测试 模块
`timescale 1ns / 1ps module test( ); reg clk,reset,enable,load; reg [3:0]loadData; wire [3:0]Count; ch5_15 ut( .clk(clk), .reset(reset), .enable(enable), .load(load), .loadData(loadData), .Count(Count) );
if(!Reset_n)begin
forever #100 Reset_n <= 1; dataCount <= 0;
end
end
// produce data and DataOK else
reg [3:0]dataCount;
dataCount <= dataCount + 1'b1;
always @ (posedge CLK )
if(data[temp]) count <=count + 1'b1;
end always #20 data = $random; endmodule
这个仿真图是上面哪一个的？
另外一种方法
module Count4( ); reg [7:0]data; reg [3:0]count; reg [7:0]temp; always @ (data)begin
endmodule
if(!Reset_n)begin
data <= 0;
end
仿真波形
另外一种方法 module Count2( );
reg [7:0]data; wire [3:0]count; assign count = data[0]+data[1]+data[2]+ data[3]+
data[4]+data[5]+data[6]+ data[7]; always #20 data=$random; endmodule
另外一种方法
`timescale 1ns / 1ps module count3(); reg [7:0]data; reg [3:0]count; reg [4:0]temp; always @ (data) begin
count = 0;
for(temp=0;temp<8;temp=temp+1) if(data[temp]) count =count + 1'b1;
);
else begin
reg [7:0]temp; // get the data IsCount <= 1'b0;count <= count;
reg [3:0]count; // count output end
reg IsCount;
end
// count how many 1
endmodule
测试 模块
`timescale 1ns / 1ps module test( ); reg clk,reset,enable,load; reg [3:0]loadData; wire [3:0]Count; ch5_15 ut( .clk(clk), .reset(reset), .enable(enable), .load(load), .loadData(loadData), .Count(Count) );
D) 从一个功能上等效的、高级别的设计描 述中产生一个低级别的设计描述。