第05讲——故障模型 超大规模集成电路测试技术课件
超大规模集成电路.pptx

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1)P阱CMOS集成电路工艺过程简介
一、硅片制备 二、前部工序
Mask 掩膜版
CHIP
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• 掩膜1: P阱光刻
Si-衬底
P-well
具体步骤如下: 1.生长二氧化硅:
SiO2
Si-衬底
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2.P阱光刻: 涂胶、掩膜对准、曝光、显影、刻蚀
§1 双极型(NPN)集成电路工艺 (典型的PN结隔离工艺)
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思考题
1.与分立器件工艺有什么不同? 2.埋层的作用是什么? 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么? 5.器件之间是如何隔离的? 6.器件的电极是如何引出的?
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1.衬底准备 2.第一次光刻——N+隐埋层扩散孔光刻
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1.P阱CMOS工艺
P阱CMOS工艺以N型单晶硅为衬底, 在其上制作P阱。NMOS管做在P阱内, PMOS管做在N型衬底上。
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P阱CMOS工艺
电连接时,P阱接最负电位,N衬底接最正 电位,通过反向偏置的PN结实现PMOS器件和 NMOS器件之间的相互隔离。P阱CMOS芯片剖 面示意图见下图。
艺有时已不满足要求,双阱工艺应 运而生。
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双阱CMOS工艺
• 通常双阱CMOS工艺采用的原始材料是在 N+或P+衬底上外延一层轻掺杂的外延层, 然后用离子注入的方法同时制作N阱和P阱。
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双阱CMOS工艺
集成电路的认识与检测PPT课件

集成电路直接代换时,集成电路的功能、性能指标、封装形式、引脚用途、引脚序号和间隔等几 方面均相同。其中应该注意逻辑极性相同,即输出输入电平极性、电压、电流幅度必须相同。代换时 若输出不同极性AFT电压或者输出不同极性的同步脉冲的集成电路都不能直接代换,即使是同一公司 或厂家的产品,都应注意区分。性能指标是指集成电路的主要电参数、最大耗散功率、最高工作电压、 频率范围及各信号输入、输出阻抗等参数要与原集成电路相近。
集成电路的认识与检测
精选ppt课件2021
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什么是集成电路
集成电路是将一个单元电路或者是多个单元电路的主要元器件或者全部的元器件 集成在一个单晶硅片上,并封装在特制的外壳中,具备一定功能的电路,其在结构上 已经组成了一个整体。
精选ppt课件2021
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集成电路的分类
1、按功能结构分类
集成电路按其功能、结构的不同,可以分为模拟集成电路、数字集成电路和数/ 模混合集成电路三大类。
安装集成电路时,要注意方向不要搞错,否则,通电时集成电路很可能被烧毁。而且要注意,有 的单列直插式功放集成电路,虽型号、功能、特性相同,但引脚排列顺序的方向是有所不同的。
不同型号的集成电路,若型号前缀字母相同、数字不同集成电路的代换,只要相互间的引脚功能 完全相同,其内部电路和电参数稍有差异,也可相互直接代换;若型号前缀字母不同、数字相同的集 成电路,一般情况下,前缀字母是表示生产厂家及电路的类别,前缀字母后面的数字相同,大多数可 以直接代换。但也有少数,虽数字相同,但功能却完全不同,这样的不能代换。
模拟集成电路又称线性电路,用来产生、放大和处理各种模拟信号,其输入信号 和输出信号成比例关系。目前,在家电维修中或一般性电子制作中,所遇到的主要是 模拟信号。而数字集成电路用来产生、放大和处理各种数字信号。
超大规模集成电路技术基础课件

Part
03
超大规模集成电路制造工艺
制造流程
制造流程概述
超大规模集成电路的制造流程包 括晶圆制备、外延层生长、光刻 、刻蚀、离子注入、化学机械抛
光、检测与封装等步骤。
晶圆制备
晶圆制备是超大规模集成电路制造 的第一步,涉及到单晶硅锭的切割 和研磨,以获得所需厚度的晶圆。
外延层生长
外延层生长是指在单晶衬底上通过 化学气相沉积等方法生长出与衬底 晶体结构相同或相似的单晶层。
解决方案3
加强环保监管和提高环保意识:通过加强环保监管和提 高环保意识,推动超大规模集成电路制造行业的可持续 发展。
Part
04
超大规模集成电路封装与测试
封装技术
芯片封装
将集成电路芯片封装在管 壳内,以保护芯片免受环 境影响和机械损伤。
封装材料
常用的封装材料包括陶瓷 、金属和塑料等,每种材 料都有其独特的优点和适 用范围。
制造设备
超大规模集成电路制造中需要使用到各种复杂的设备和工具,如光刻机、刻蚀机 、离子注入机、化学机械抛光机等。
制造中的挑战与解决方案
挑战1
高精度制造技术的挑战:随着集成电路规模的不断缩小 ,制造精度和工艺控制的要求也越来越高,需要不断改 进制造工艺和研发新的制造技术。
挑战2
制造成本的不断增加:随着技术不断进步,超大规模集 成电路的制造成本也在不断增加,需要寻求更经济、高 效的制造方法和工艺。
封装形式
根据集成电路的类型和应 用需求,有多种封装形式 可供选择,如DIP、SOP 、QFP等。
测试方法与设备
测试方法
包括功能测试、性能测试、可靠 性测试等,以确保集成电路的性
能和质量。
测试设备
《微电子学概论》大规模集成电路基础-PPT精品文档

与非门:Y=A1A2
河南工业大学 电气工程学院
3.3 影响集成电路性能的因素和发展趋势
• • • • • 有源器件 无源器件 隔离区 互连线 钝化保护层
• 寄生效应:电容、有源器件、 电阻、电感
河南工业大学 电气工程学院
3.4 影响集成电路性能的因素和发展趋势
器件的门延迟: 迁移率 沟道长度 电路的互连延迟: 线电阻(线尺寸、电阻率) 线电容(介电常数、面积) 途径: 提高迁移率,如GeSi材料 减小沟道长度 互连的类别: 芯片内互连、芯片间互连 长线互连(Global)
漏极
n+
n+
P型硅基板
半 导
河南工业大学 电气工程学院
基
体
MOSFET的工作原理
源极(S) 栅极(G)
MOS晶体管的基本结构
漏极(D) 源极
栅极(金属)
绝缘层(SiO2)
漏极
n+
n+
P型硅基板
半
导 体 基
MOS晶体管的动作
板 MOS晶体管实质上是一种使
河南工业大学 电气工程学院 电流时而流过,时而切断的 开关
中等线互连
短线互连(Local)
河南工业大学 电气工程学院
减小互连的途径:
增加互连层数
增大互连线截面
Cu互连、Low K介质 多芯片模块(MCM) 系统芯片(System on a chip)
减小特征尺寸、提高集成度、Cu互连、系统优化设计、SOC
河南工业大学 电气工程学院
源极(S) 栅极(G)
源极
栅极
漏极
漏极(D)
源极 漏极
VG=0 VS=0 VD=0
栅极电压为零时,存储在 源漏极中的电子互相隔离
数电新5章大规模数字集成电路优秀课件

二进制码
B3 B2 B1 B0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
集成电子技术基础教程
常用大规模数字集成电路
半导体存储器 微处理器 大规模可编程逻辑器件 大规模专用数字集成电路 (ASIC)
数电新5章大规模数字集成电路优
秀课件
1
集成电子技术基础教程
2.5.1随机存取存储器(RAM)
存储大量二进制信息的器件
❖软磁盘 ❖硬磁盘 ❖磁带机 ❖光盘 ❖半导体存储器
列地址译码器
An-1
行
An-2
地 址
译
码
A0
器
…… …… ……
…… …… I/O及读写控制
数据输入/输出 片选
I/O控制
存储体
j列 i行
存储单元
存储单元(1位) j列
i行
存储单元(多位,4位)
数电新5章大规模数字集成电路优
秀课件
5
集成电子技术基础教程
存储体或RAM的容量
❖存储单元的个数*每个存储单元中数据的位数
❖例如,一个10位地址的RAM,共有210个存储单元,若 每个存储单元存放一位二进制信息,则该RAM的容量就 是210(字)×1(位)=1024字位,通常称1K字位。
I/O缓冲
❖I/O缓冲起数据锁存作用,一般采用三态输出结构。 因此,它可与外面的数据总线相连接,方便实现信息 交换和传递
数电新5章大规模数字集成电路优
超大规模集成电路测试技术

VLSI测试可以分为4效, 有些则会正常工作很久, 老化测试就是通过一个 生产测试 特性测试 长时间的连续或周期性的测试使不好的器件失效, 在将采购的器件集成到系统之前, 系统制造商进 ( 验证测试) 从而确保通过老化测试后的器件的可靠性。 行的测试。
不考虑故障诊断, 只做通过、不通过的判决。主 这种类型的测试在生产之前进行, 目的在于验证 要考虑的因素是测试时间即成本。 设计的正确性, 并且器件要满足所有的需求规范。 老化测试 成品检测 需要进行功能测试和全面的AC/DC 测试。
超大规模集成电路的测试方法
测试图形生成方法
传统的自动测试图形生成算法大都是针对门级的。
系统测试
SOC 通常是由来自不同厂商的各种IP 核构成, 因此它的测试不可能象一般芯 片那样整体测试, 而是对嵌入其中的各个IP 核分别测试。IP 核的测试, 我们可 以分为数字逻辑核的测试、存储器核的测试、模拟/混合信号电路核的测试, 以 及微处理器核的测试。
从电路的时序方面考虑, 对于具体的测试算法, 分为组合电路测试生成和时 序电路测试生成两部分内容。 组合电路的测试生成算法主要有: 穷举法 代数法( 布尔差分法) 路径敏化法 蕴涵图法 随机法
时序电路测试矢量生成算法主要分为两类: 一类是建立一个电路模型, 通过组合ATPG 方法生成测试码的时间帧展开方法; 一类是使用一个故障模拟器和一个矢量生成器获得测试码的基于模拟的方法。
模拟和混合信号测试
为了满足模拟和混合信号测试需求, IEEE 制定了模拟和数模混合信号测试总线 标准IEEE 1149.4,它同IEEE 1149.1 标准兼容, 一方面实现数模混合芯片之问的 导通测试, 另一方面也可对数模混合芯片的内部电路以及同其相连的外部元件进 行测试。另外, 我们也可以采用可测性设计技术来提高测试效率。
集成电路测试PPT课件

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故障的等效和从属
故障等效
s-a-1
A
B
&
C
s-a-0
Z
故障从属
s-a-0
A
B
&
C
s-a-1
Z
12.11.2020
故障类型与测试码
测试码 ABC Z 11 1 0
01 1 1 10 1 1 11 0 1
故障
A/0, B/0, C/0, Z/1 A/1,Z/0 B/1,Z/0 C/1,Z/0
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基本概念2:测试向量和测试图形
故障:集成电路不能正常工作。 故障模型:物理缺陷的逻辑等效。
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故障举例
物理缺陷
逻辑等效
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逻辑门故障模型
固定值逻辑:所有缺陷都表现为逻辑门 层次上线网的逻辑值被固定为0或者1。 表示:s-a-1, s-a-0。
桥接 逻辑门故障模型的局限性
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f
(X)
•
d dxi
g(X)
g(X)
•
d dxi
f
(X)
d dxi
f (X)• d dxi
g(X)
d dxi
f
(X)
g(X)
f
(X)
•
d dxi
g(X)
g(X)
•
d dxi
f
(X)
d dxi
f (X)• d dxi
g(X)
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差分法
如果g(X)与xi无关,则可以简化为:
esets
Tester_Stro 2
2
超大规模集成电路的测试技术

集成电路测试技术的发展与现状集成电路的复杂性在日益增加,自从芯片系统(SOC)实现之后,各种知识产权(IP)模块大量集成在同一芯片内,包括逻辑电路、存储器、模/数和数/模转换器、射频前端等等。
它们的功能互不相同,测量用的算法、定时周期、时序、供电电压都有很大差异,给自动测试系统带来新的挑战。
集成度增加和功能多样的SOC在消费量最大的产品中,如移动通信手机、微控制器、监视器、游戏机等中广泛使用,销售量攀升的同时价格不断地下降,但测试费用却居高不下。
超大规模集成电路不但构造精细、集成度高,而且是经过许多道工序流程制作而成的,难免存在着缺陷导致其不能正常工作。
因此,超大规模集成电路的测试对生产厂商和用户都具有重要意义。
目前的测试方法种类很多,各种测试方法均针对一定特性的故障。
研究发现,要证明所设计的芯片的正确性,在不同设计和生产阶段中才去的不同测试所花费的代价有非常大的差别,甚至可以达到几个数量级的差距,其示意图如图1。
从测试增长代价图可以看出,如果在设计阶段就多体现些主动性,就会极大的降低测试的难度和工作量,并能最大程度的改变测试仅仅将作为附属过程的被动性。
测试的基本原理是:将被测试的电路放在测试仪器上,测试设备根据需要产生一系列测试矢量信号,加到输入端,将得到的测试输出与预期输出进行比较,如果两者相等,表明测试通过。
反之,则不通过.在芯片设计及流片生产的各个阶段,经常需要测试来对得到的阶段性结果进行校验。
在芯片设计过程中,需要进行针对电路设计的测试,及模拟各种输入激励情况下电路的输出响应情况,还有各种参数值的范围,设计过程所依据的是迷你软件及工艺厂家后,厂家在流片的各个主要步骤完成后也会进行测试,其目的除了进一步验证设计的正确性,还要测试生产过程中出现的各种不确定因素带来的影响。
而生产阶段又包括样片和大批量生产两种,每种生产阶段都需要具备这些测试环节。
测试结果的可靠性取决于测试信号的正确性和完整性。
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Occurrence frequency (%)
51 1 6
13 6 8 5 5 5
Ref.: J. Bateson, In-Circuit Testing, Van Nostrand Reinhold, 1985.
2020/7/5
VLSI Test: Lecture 5
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3 Common Fault Models 公共的故障模型
2020/7/5
VLSI Test: Lecture 5
7
4.1 Fault Equivalence 故障等价性
Number of fault sites in a Boolean gate circuit = #PI + #gates + # (fanout branches).
Fault equivalence: Two faults in a boolean circuit are called equivalent iff they transform the circuit such that the two faulty circuits have identical output functions.
Single stuck-at faults Transistor open and short faults Memory faults PLA faults (stuck-at, cross-point, bridging) Functional faults (processors) Delay faults (transition, path) Analog faults For more examples, see Section 4.4 (p. 60-70) of
应用:When dominance fault collapsing is used, it is sufficient to consider only the input faults of Boolean gates. See the next example.
特例:In a tree circuit (without fanouts) PI faults form a dominance collapsed fault set.
Lecture 5 Fault Modeling 第五讲:故障模型
2020/7/5
VLSI Test: Lecture 5
1
2.1 Observed PCB Defects 可观察的PCB缺陷
Defect classes
Shorts Opens Missing components Wrong components Reversed components Bent leads Analog specifications Digital logic Performance (timing)
2020/7/5
VLSI Test: Lecture 5
8
4.2 Equivalence Rules 等价规则
sa0 sa1
AND
sa0 sa1
sa0 sa1 sa0 sa1
OR
sa0 sa1
sa0
sa0
sa1
sa1
WIRE sa0 sa1
sa0 NOT
sa1
sa1 sa0
sa0 sa1
NAND
sa0 sa1
the book.
2020/7/5
VLSI Test: Lecture 5
6
4 Single Stuck-at Fault 单固定故障
Three properties define a single stuck-at fault
➢Only one line is faulty ➢The faulty line is permanently set to 0 or 1 ➢The fault can be at an input or output of a gate
sa0 sa1
2020/7/5
sa0 sa1
sa0 sa1
Faults in green removed by equivalence sa0 sa1 collapsing
sa0 sa1
sa0 sa1
sa0 sa1
sa0 sa1
sa0 sa1
20 Collapse ratio = ----- = 0.625
Example: XOR circuit has 12 fault sites ( ) and 24
single stuck-at faults
Faulty circuit value Good circuit value
c ad
1
0b e
s-a-0
gh
1i
j
0(1) 1
1(0)
z
f
k
Test vector for h s-a-0 fault
32
VLSI Test: Lecture 5
10
4.4 Fault Dominance 故障支配性
定义:If all tests of fault F1 detect another fault F2, then F2 is said to dominate F1.
规则:Dominance fault collapsing: If fault F2 dominates F1, then F2 is removed from the fault list.
2020/7/5
sa0 sa1 sa0 sa1
sa0 sa1
NOR
VLSI TesΒιβλιοθήκη : Lecture 5sa0 sa1
sa0
sa0
sa1
sa1
sa0
FANOUT sa1
9
4.3 Equivalence Example 等价实例
sa0 sa1
sa0 sa1 sa0 sa1
sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1
Fault collapsing: All single faults of a logic circuit can be divided into disjoint equivalence subsets, where all faults in a subset are mutually equivalent. A collapsed fault set contains one fault from each equivalence subset.