版图的物理验证
电子论文-华大电子设计流程采用Calibre物理验证工具
华大电子设计流程采用Calibre物理验证工具李俊国、潘亮北京中电华大电子设计有限责任公司摘要随着芯片集成度和规模的不断提高，在设计的各个层次上所需运行的验证也相应增多，尤其是芯片DRC/LVS物理验证变得越来越复杂，它对于消除版图设计错误、提高产品良率、降低设计成本具有决定性作用。
1.引言华大电子在Calibre工具使用之前的设计流程中，是一直使用DRACULA工具作为版图验证的Sign-off工具，但在开发我们的WLAN芯片设计过程中，使用Dracula工具遇到了问题，DRC运行时间非常长，而且做LVS时，编译网表通不过，没法完成LVS 验证。
因此为了满足产品开发需要，我们采用了Calibre的DRC/LVS作为我们的物理验证工具。
2.产品概述北京中电华大电子设计有限公司的产品线主要有IC卡类系列产品和WLAN无线通信类系列产品。
在IC类产品中我们有接触式和非接触式卡，代表产品有加油卡芯片，SIM卡芯片和国家第二代身份证芯片。
WLAN有 802.11b/a/g STA/AP系列产品。
设计工艺包括0.35um/0.25um/0.18um。
在0.35um工艺的产品线上我们还是采用Dracula 工具作为我们的物理验证Sign-off工具，但在0.25um/0.18um工艺的产品线上已经采用Calibre工具作为我们的物理验证Sign-off工具。
3.原有物理验证流程的问题和Calibre物理验证的优势对于我们一款0.18um工艺设计的WLAN芯片，设计规模达350万门。
在原来的物理验证流程中，Dracula工具已经不能很好的支持我们全芯片的DRC、LVS验证。
采用Calibre工具之后，验证时间大大缩短。
同样的设计以前需要2-3小时的时间现在可缩短到20-30分钟完成。
上图是我们开发的一款WLAN芯片，用Calibre完成DRC、LVS验证，一次流片成功。
Calibre物理验证工具的特点：z Calibre层次化验证它节省了工作时间，提高了效率。
LVS验证的实验指导
第五章物理验证（一）教学内容1．物理验证的概念；2．主流物理验证工具介绍；Calibre 是Mentor Graphics 的IC版图验证软件，此软件包括设计规则检查（DRC ）、版图与原理图一致性检查（LVS）、电气规则检查（ERC）、及版图寄生参数萃取（LPE）等验证功能。
其操作界面主要分为图形模式(GUI)(graphical user interface) Calibre Interactive与指令模式（Command Line），其中图形模式可以单独启动，亦可与Virtuoso 等软件相连接，其操作界面皆相同。
本章我们主要研究图形模式。
3.主要术语⏹SVRF---Standard Verification Rule Format（标准的检查文件）⏹RVE---Results Viewing Environment（显示结果用的环境窗口）⏹SVDB---Standard Verification Database (LVS results)⏹DRC---Design Rule Check（设计规则检查）⏹ERC---Electrical Rule Checking（电气规则检查）⏹LVS---Layout Versus Schematic（版图原理图一致性检查）⏹LPE---Layout Parasitic Extraction（版图寄生参数萃取）第二节LVS版图与原理图的一致性4.Calibre LVS 简介Calibre LVS 是一个出色的版图与线路图对比检查工具，具有高效率、高准确度和大容量等优点。
Calibre LVS 不仅可以对所有的“元件”进行验证，而且还能在不影响性能的条件下，处理无效数据。
主要表现在以下几个方面：(1) 运行模式快捷方便：Calibre LVS 有两种运行模式，即命令行模式和界面模式(Calibre Interactive-LVS)。
采用命令行模式可以快速输入控制命令，快速运行，其结果精确稳定。
集成电路版图设计师职业标准
集成电路版图设计师职业标准（试行）一.、职业概况1.1职业名称集成电路版图设计师1.2职业定义通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。
1.4 职业环境条件室内、常温1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。
具有很强的学习能力。
1.6 基本文化程度理工科高等专科学历。
1.7 培训要求1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。
晋级培训期限：版图设计员不少于240标准学时；助理版图设计师不少于240标准学时；版图设计师不少于200标准学时；高级版图设计师不少于180标准学时。
1.8 鉴定要求1.8.1 适用对象从事或准备从事集成电路版图设计的人员。
1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规定”1.8.3 鉴定方式分为理论知识考试和技能操作考核。
技能操作考核采用上机实际操作方式，由3－5名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。
两项鉴定均采用100分制，皆达60分及以上者为合格。
1.8.4 考评人员与考生理论知识考试：平均15名考生配一名考评员。
技能操作考核：平均5－8 名考生配1名考评员。
1.8.5 鉴定时间理论知识考试：设计员、助理设计师90分钟，设计师、高级设计师120分钟。
技能操作考核：设计员、助理设计师90分钟，设计师、高级设计师120分钟。
1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA设计平台和网络教学系统等设备和软件，不少于20个考位。
二、基本要求三、工作要求本标准对版图设计员(四级)、助理版图设计师(三级)、版图设计师(二级)和高级版图设计师(一级)的工作内容和职业能力要求依次递进，高级别覆盖低级别。
集成电路设计的大致流程
集成电路设计的大致流程
一、需求分析
在集成电路设计的初期，首先需要进行需求分析。
这一步骤主要是理解并分析客户或市场需求，明确设计目标，包括性能、功耗、面积、成本等关键指标。
二、规格制定
基于需求分析的结果，制定出具体的规格书。
规格书详细描述了集成电路的各项特性，如工作电压、I/O接口、数据传输速率、功耗等。
三、电路设计
根据规格书，进行电路设计。
这一步骤通常使用硬件描述语言（如Verilog或VHDL）进行。
设计者会根据电路功能和性能要求，设计出满足规格的电路结构。
四、仿真验证
在电路设计完成后，需要进行仿真验证。
通过仿真软件，模拟电路的实际工作情况，验证电路的功能和性能是否满足设计要求。
如果发现问题，及时进行修正。
五、版图设计
仿真验证通过后，进入版图设计阶段。
这一步骤主要是利用专业版图编辑软件，将设计的电路转换为物理版图。
版图描述了器件的尺寸、位置以及互连关系。
六、物理验证
在版图设计完成后，进行物理验证。
这一步骤主要是检查版图中的物理错误，如器件尺寸错误、连接错误等。
物理验证通过后，版图才能
用于制造。
七、可靠性分析
在制造之前，还需要进行可靠性分析。
这一步骤主要是评估集成电路在各种工作条件下的稳定性和可靠性。
如果发现潜在的问题，及时进行修正。
drc物理设计规则
drc物理设计规则
DRC（Design Rule Check）是指设计规则检查，它是在集成电路设计中用来验证设计布局是否符合制造工艺要求的重要步骤。
物理设计规则是指在IC设计中，用于规范电路布局的一系列规则和约束条件，以确保电路能够被准确地制造出来。
物理设计规则通常包括以下几个方面：
1.版图规则，版图规则是指电路布局中的一些基本规则，比如金属线间距、最小特征尺寸、晶体管的通道长度等。
这些规则是根据制造工艺的能力和限制来设定的，以确保电路可以被准确地制造出来。
2.连线规则，连线规则是指电路中金属线和多层金属之间的布局规则，包括金属线的宽度、间距、层间距等。
这些规则旨在确保电路的连线布局能够满足信号传输和电气特性的要求，同时也要考虑到制造工艺的限制。
3.间距规则，间距规则是指不同元件之间或不同金属层之间的间距要求，以避免电路中的元件或金属线之间发生意外的电气联系或者电气短路。
4.填充规则，填充规则是指在电路布局中，对于一些空白区域的填充要求，以保证制造过程中的平整度和稳定性。
5.器件规则，器件规则是指晶体管、电容器、电阻等器件的布局和尺寸规则，以确保它们能够正常工作并且能够被准确地制造出来。
总的来说，物理设计规则是为了确保电路布局能够满足制造工艺和电气性能的要求，同时也要考虑到制造成本和可行性。
这些规则在IC设计中起着非常重要的作用，能够帮助设计工程师和制造工程师在设计和制造过程中达到预期的目标。
集成电路版图设计师_职业标准
集成电路版图设计师_职业标准一.、职业概况1.1职业名称集成电路版图设计师1.2职业定义通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。
1.4 职业环境条件室内、常温1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。
具有很强的学习能力。
1.6 基本文化程度理工科高等专科学历。
1.7 培训要求1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。
晋级培训期限：版图设计员不少于240标准学时；助理版图设计师不少于240标准学时；版图设计师不少于200标准学时；高级版图设计师不少于180标准学时。
1.8 鉴定要求1.8.1 适用对象从事或准备从事集成电路版图设计的人员。
1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规定”1.8.3 鉴定方式分为理论知识考试和技能操作考核。
技能操作考核采用上机实际操作方式，由3－5名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。
两项鉴定均采用100分制，皆达60分及以上者为合格。
1.8.4 考评人员与考生理论知识考试：平均15名考生配一名考评员。
技能操作考核：平均5－8 名考生配1名考评员。
1.8.5 鉴定时间理论知识考试：设计员、助理设计师90分钟，设计师、高级设计师120分钟。
技能操作考核：设计员、助理设计师90分钟，设计师、高级设计师120分钟。
1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA设计平台和网络教学系统等设备和软件，不少于20个考位。
二、基本要求三、工作要求本标准对版图设计员(四级)、助理版图设计师(三级)、版图设计师(二级)和高级版图设计师(一级)的工作内容和职业能力要求依次递进，高级别覆盖低级别。
集成电路设计中的物理验证技术综述
集成电路设计中的物理验证技术综述随着科技的迅猛发展，集成电路设计在各个领域都扮演着重要的角色。
然而，为了确保设计的可靠性和正确性，物理验证技术成为了集成电路设计过程中不可或缺的一环。
本文将对集成电路设计中的物理验证技术进行综述，包括验证的目标、流程、方法和挑战等方面。
首先，我们来看一下物理验证的目标。
物理验证旨在确保设计的电路在物理实施时能够正常工作。
其核心目标是检验设计规则的完整性、器件性能的有效性以及电路拓扑的正确性。
通过物理验证，可以减少因设计错误而导致的生产成本和时间浪费，同时提高产品的可靠性和性能。
接下来，我们来了解一下物理验证的流程。
物理验证的流程大致可以分为三个主要阶段：前物理验证、隐性物理验证和显性物理验证。
在前物理验证阶段，设计人员需要根据规则库和设计规范对设计进行规模和布局等方面的初步检查。
在隐性物理验证阶段，验证工具将对电路进行综合并生成原理图，然后通过静态检查和仿真等手段对电路进行验证。
最后，在显性物理验证阶段，验证工具将对电路的版图进行分析，包括物理规则的检查、DRC（Design Rule Check）和LVS（Layout vs. Schematic）等，以确保电路在物理实施时的正确性。
然后，我们来看一下物理验证的方法。
物理验证的方法主要分为几个方面：静态验证、仿真验证和物理规则检查。
静态验证主要是基于规则库进行检查，以确保电路的设计规范性。
仿真验证则是通过对电路进行电气性能和时序行为的模拟分析，以确保电路的功能和时序正确。
而物理规则检查主要是通过对版图进行检查，以确保电路不会出现版图规则方面的问题。
此外，还有一些先进的物理验证方法，如形式验证、布线规则验证和版图优化等，可以进一步提高验证的准确性和效率。
最后，我们来看一下物理验证所面临的挑战。
随着技术的不断进步和集成度的不断提高，物理验证所面临的挑战也日益增加。
首先是规模的挑战，集成电路设计的规模越来越大，需要处理的设计规则和布局也越来越复杂，这对物理验证的准确性和效率提出了更高的要求。
集成电路(IC)设计完整流程详解及各个阶段工具简介
IC设计完整流程及工具IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。
前端设计的主要流程：1、规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
4、仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。
看设计是否精确地满足了规格中的所有要求。
规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。
设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。
该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。
5、逻辑综合――Design Compiler仿真验证通过，进行逻辑综合。
逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。
综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。
逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。
所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。
一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。
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版图的物理验证
版图的物理验证主要有DRC，ERC（电气规则检查）和LVS三种方法。
DRC 表示设计规则检查，是Design Rule Checking的缩写，LVS是Layout Versus Schematic的缩写，ERC是Electrical Rule Checking。
DRC用来检查版图的几何图形符合工艺规则要求，以便芯片能在工艺线上生产出来；LVS把设计得到的版图和逻辑网表进行比较，检查各器件大小和连接关系是否完全一致；ERC主要是检查版图电性能（如衬底是否正确接电源或地，又无栅极悬空等）以保证各器件能正常工作。
物理验证成功则可以出带（Tapeout）,或生成macro cell 做作为整个设计的一部份来使用,数据格式一般采用GDSII。
下面以Mentor公司的物理验证Calibre来说明版图的验证过程。
1.ANT流程
2.DRC流程
DRC验证需要输入版图文件(GDSII格式)和规则文件，规则文件一般由厂商提供。
Mentor 公司的Calibre软件是DRC方面的主流工具。
其规则文件的语法简单，但规则较繁杂。
规则文件通常包括描述模块（Description Block）、输入层模块（Inputlayer Block）、操作模块（Operation Block）三个部分。
每一个模块有一个开始标志(如：*DESCRIPTION)和结束标志(*END)。
描述模块定义了Dracula运行环境。
包括运行模式、基本单元名、输入/输出设备、文件名、格式、图形比例元素、网格大小、输出记录文件、警告消息显示等。
输入层模块把布局图的层名或层编号和Calibre的层名对应起来，并提供Calibre进行验证所需的其他关于层的信息。
主要是：要输出的层、层名、掩膜顺序、要输出的层、文本层。
操作层定义要进行的操作和应用程序并且标出错误。
它定义的操作类型有：逻辑、电气节点、缩放、参数、空间、ERC、DRC、LVS、LPE和PRE。
例如，一个非门的规则内容如下：
n阱(nwell)：
n阱的最小宽度4.8u
阱与阱之间的最小间距 1.8u
ndiff 到nwell的最小间距0.6u
pdiff 到nwell的最小间距1.8u
pmos器件必须在nwell内
有源区(active)
有源区的最小宽度 1.2u
有源区之间的最小间距 1.2u
多晶硅(poly)
多晶硅的最小宽度0.6u
多晶硅之间的最小宽度0.6u
多晶硅与有源区的最小间距0.6u
多晶硅栅在场区上的最小露头0.6u
源、漏与栅的最小间距0.6u
引线孔（contact）
引线孔的最小宽度0.6u
引线孔之间的最小间距0.9u
多晶硅覆盖引线孔的最小间距0.3u
metal1覆盖引线孔的最小间距0.3u
金属1 (metal1)
metal1的最小宽度1.2u
metal1之间的最小间距0.9u
金属2（metal2）
metal2的最小宽度1.2u
metal2之间的最小间距1.2u
metal2的最小凹槽深度 1.2u
通孔（via）
via的最小宽度0.6u
via之间的最小间距0.9u
via与contact 之间的最小间距0.6u
metal1 overlap(覆盖) via 的最小间距0.3u
metal2 overlap via 的最小间距0.3u
via 与poly的最小间距0.3u
Calibre的启动界面如下：运行setdt caliber /calibre –gui,
其中DRC即Design Rule Check,点击DRCj可进入如下界面：
此处所用的规格文件是SMIC公司提供的规格文件：SmicDRL2TM4P_cal018_mixlog_p1mt6_sali.drc，我们需要修改其中的名称和路径如下：
//*************************************
// DIRECTIVE SECTION
//*************************************
LAYOUT PRIMARY "mult"
LAYOUT PATH "/user/user2/icfb/verify/mult.gds"
LAYOUT SYSTEM GDSII
点击input进入如下界面：输入要进行检查的版图文件。
Output选项生成DRC的结果和过程的总结。
点击Run DRC即可运行程序，生成DRC的summary和result，从上面我们可以看到出现的一些错误，之后可以通过Laker或Cadence公司等工具进行修改。
直至没有错误方可。
使用Cadence公司icfb进行DRC修改的具体过程如下：首先启动icfb&,进入Cadence界面
File > Library New --进入如下界面：
O K,选择所用的库，我们所用的是SMIC公司提供的smic18mm的库
,
OK,然后选择File > Stream in, Import ---分别输入所需要的标准单元和IO端口的版图文件，我们所使用的库是SMIC公司提供的：smic18mt6.gds和smic18iolib_l_m6.gds，界面如下：
显示成功信息如下：
使用相同方式输入所需要检查的版图文件
Ok后，选择Toolls > Library manager
打开后进入如下界面：
选择Calibre, 与Calibre运行方式相同，即可显示错误。
如下即为其中错误，改正即可。
3.LVS流程
从物理版图中提取网表，再将提取的网表与设计的网表进行比较，如果不匹配，Dracula工具会显示错误信息。
这时可以手工修改版图，使版图提取的网表与设计的网表相匹配。
关于LVS流程与DRC使用情况类似，比较特殊的是需要将生成的网表文件进行转化，转化为spice格式。
所需要的库是smic公司的0.18库。
格式为：v2lvs –v *.vg –l smic18IO_line.v –s SMIC18IOLIB_L.cdl –l smic18.v –s stdcells.cdl –o *.sp即可
此处LVS所用的规格文件是smic公司提供的：SmicDRL2TM4P_cal018_mixlog_p1mt6_sali.drc
需要做的修改如下：
SOURCE PATH "/user/user2/icfb/verify/mult.sp"
SOURCE PRIMARY "mult"
SOURCE SYSTEM SPICE
LAYOUT PATH "/user/user2/icfb/verify/mult.gds"
LAYOUT PRIMARY "mult"
LAYOUT SYSTEM GDSII
总结：上面简单介绍了数字电路设计流程中的一些工具的使用方法。
对于芯片的后端设计来说，熟练使用这些工具，可以大大提高工作效率。
当然，这些只是一些基本的介绍，毕竟后端设计需要很多的经验积累，这就需要读者在实际设计过程中慢慢地体会。