EDA实验流水灯控制

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EDA技术与应用实践案例6 带数码显示的流水灯

案例6带数码显示的流水灯6.1 预习内容（1）流水灯的实现方式：单片机，那么采用FPGA技术能否实现呢？（2）实验开发系统只能提供20MHZ的时钟频率，能否用此时钟来控制流水灯？肉眼能否观察到实验现象？怎么解决？6.2 案例目的熟悉在实际硬件条件下如何利用QuartusⅡ设计出简单的实用电路。

6.3 案例环境LED流水灯又叫跑马灯，是最基础的时序逻辑，使用VHDL语言设计，循环点亮每个LED。

6.4 案例原理本实验使用分频器，因为实验板上的时钟为25M，如果不分频，人眼不可能观察到LED循环点亮。

图1 流水灯原理框图6.5 案例步骤（1）首先用代码设计能满足肉眼分辨要求的分频器。

（2）设计显示部分电路，当流水灯跑完一周后数码管计数字加一。

（3）把设计的电路部分都创建为一个符号，在顶层原理图中调用以组成电路系统。

（4）完成电路的引脚锁定，分别将各输入引脚锁定到按键或者跳线上，时钟输入端锁定在开发试验系统的时钟输出引脚上，将计数的输出通过译码电路（CPLD）连接到7段数码管上进行显示。

6.6 案例报告（1）详细叙述流水灯的设计流程；给出原理图及其对应的仿真波形图；给出电路的时序分析情况；最后给出硬件测试流程和结果。

（2）需要思考总结的问题：实际实验中往往要用到频率很低的时钟（比如1Hz，10Hz），这时往往要用到20M的分频，考虑如何用比较简练的形式写出高效的程序。

6.7 附录6.7.1 设计代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNTFEN ISPORT (CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR( 30 DOWNTO 0);COUT: OUT STD_LOGIC);END CNTFEN;ARCHITECTURE behav OF CNTFEN ISBEGINPROCESS(CLK,RST,EN)VARIABLE CQI: STD_LOGIC_VECTOR(30 DOWNTO 0);BEGINIF RST='1'THEN CQI:=(OTHERS =>'0');--计数器异步复位ELSIF CLK'EVENT AND CLK='1'THEN --检测时钟上升沿IF EN='1'THEN --检测是否允许计数（同步使能） IF CQI<9999999 THEN CQI := CQI + 1;--允许计数,ELSE CQI:=(OTHERS =>'0');--检测是否小于9 大于9，计数值清零END IF;END IF;END IF;IF CQI=9999999 THEN COUT <='1';--计数大于9999999，输出进位信号ELSE COUT<='0';END IF;CQ <= CQI;--将计数值向端口输出END PROCESS;END behav;分频器VHDL描述图2 顶层电路图6.7.2 仿真结果。

eda流水灯课程设计

eda流水灯课程设计一、课程目标知识目标：1. 理解EDA（电子设计自动化）的基本概念，掌握流水灯的设计原理；2. 学习并掌握流水灯电路的组成、工作原理及编程方法；3. 了解数字电路基础知识，如逻辑门、触发器等，并能将其应用于流水灯设计。

技能目标：1. 学会使用EDA软件（如Multisim、Protel等）进行电路设计和仿真；2. 学会编写简单的C语言程序，实现流水灯的控制；3. 培养动手实践能力，能够独立完成流水灯的制作与调试。

情感态度价值观目标：1. 培养学生对电子设计的兴趣和热情，激发创新意识；2. 培养学生的团队合作精神，学会在团队中沟通与协作；3. 培养学生严谨的科学态度，注重实践，敢于面对困难和挑战。

课程性质：本课程属于电子技术实践课程，结合理论知识，强调动手实践，培养学生的实际操作能力。

学生特点：本课程面向初中或高中学生，学生对电子技术有一定的基础，具备一定的逻辑思维能力和动手能力。

教学要求：注重理论与实践相结合，充分调动学生的积极性，引导学生在实践中掌握知识，提高技能，培养情感态度价值观。

教学过程中，将目标分解为具体的学习成果，以便进行有效的教学设计和评估。

二、教学内容1. 电子设计自动化（EDA）基本概念介绍：包括EDA的定义、发展历程、应用领域等；相关教材章节：第一章电子设计自动化概述2. 流水灯设计原理：讲解流水灯的工作原理、电路组成、编程方法；相关教材章节：第二章常见数字电路设计实例3. 数字电路基础知识：回顾逻辑门、触发器等基础知识，并应用于流水灯设计；相关教材章节：第三章数字电路基础知识4. EDA软件使用：学习Multisim、Protel等软件的基本操作，进行电路设计和仿真；相关教材章节：第四章 EDA软件及其应用5. 流水灯编程：学习编写简单的C语言程序，实现流水灯的控制；相关教材章节：第五章 C语言在数字电路设计中的应用6. 流水灯制作与调试：动手实践，分组进行流水灯的制作、编程与调试；相关教材章节：第六章数字电路实践教学进度安排：1. 第1周：电子设计自动化基本概念介绍；2. 第2周：流水灯设计原理及电路组成；3. 第3周：数字电路基础知识回顾；4. 第4周：EDA软件使用；5. 第5周：流水灯编程；6. 第6周：流水灯制作与调试。

EDA课程设计---流水灯设计

EDA课程设计流水灯设计目录一、摘要··3二、流水灯设计目的··4三、流水灯设计流程··4四、流水灯设计程序··5五、流水灯设计管脚分配··7六、功能仿真图··8七、原理图波形图··9八、设计注意事项··10九、课程设计总结··11十、参考文献··12十一、评分表··13一、摘要随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、自动控制及计算机应用等领域的重要性突出。

随着技术市场与人才市场对EDA 的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学领域和科研领域中来。

因此学好EDA技术对我们有很大的益处。

EDA是指以计算机为工具，在EDA软件平台上，根据设计社描述的源文件（原理图文件、硬件描述语言文件或波形图文件），自动完成系统的设计，包括编译、仿真、优化、综合、适配（或布局布线）以及下载。

流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。

流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。

课程设计主要的目的是通过某一电路的综合设计，了解一般电路综合设计过程、设计要求、应完成的工作内容和具体的设计方法、通过设计也有助于复习、巩固以往的学习内容、达到灵活应用的目的。

在设计完成后，还要将设计的电路进行安装、调试以加强学生的动手能力。

在此过程中培养从事设计工作的整体观念。

课程设计应强调以能力培养为主，在独立完成设计及制作任务同时注意多方面能力的培养与提高，主要包括以下方面：·独立工作能力和创造力。

·综合运用专业及基础知识，解决实际工程技术问题的能力。

eda流水灯实验报告

1. 实验目的1.通过此实验让用户进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL的编程方法，熟悉以Herilong HDL文件为顶层模块的设计。

2.学习和体会分支条件语句casc的使用方法及FPGA I/O口的输出控制。

2. 实验内容SmartSOPC实验箱上有8个按键KEY1~KEY8和8个发光二极管LED1~LED8。

在SmartSOPC实验箱上KEY1~KEY8通过跳线JP6的LED1~LED8分别于芯片的121~124、143、141、158、和156引脚相连。

本实验的内容是要求在SmartSOPC实验箱上完成对8个键盘KEY1~KEY8进行监控，一旦有键输入判断其键值，并点亮相应的发光二极管，如若KEY3按下，则点亮LED1~LED3发光管并且在放开时也能保持亮的状态。

3. 实验原理FPGA的所有I/O控制块允许每个I/O引脚单独置为输入口，不过这种配置是系统自动完成的，一旦该I/O口被设置为输入口使用时，该I/O控制模块将直接使三态缓冲区的控制端接地，使得该I/O引脚对外呈高阻态，这样改I/O引脚即可用作专用输入引脚。

只要正确分配并锁定引脚后，一旦在KEY1~KEY8中有键输入，在检测到键盘输入的情况下，继续判断其键盘值并作出相应的处理。

最后拿出跳线短接帽跳接到JP6的LED1~LED7、KEY1~KEY8使LED1~LED8和KEY1~KEY8和芯片对应的引脚相连。

拿出Altera ByteBlasterⅡ下载电缆，并将此电缆的两端分别接到PC机的打印机并口和QuickSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA器件中，按下KEY1~KEY8的任意键，观察LED1~LED8的状态。

4. 实验步骤1．启动QuartusⅡ建立一个空白工程，然后命名为keyboard 。

2．源程序文件命名为keyboard ，并选择器件为Altera公司Cyclone系列的EPIC12Q240C8芯片，如图1—1图1—13．新建Veriog HDL源程序文件，输入程序代码并保存。

EDA实验设计报告流水灯

EDA实验设计报告姓名：张炫学号：2011128085班级：11电工设计内容：设计8位流水灯的4种循环模式，并用quartusII进行编译和仿真，用LED灯实现需求。

控制系统方案：四种循环模式（1）灯从右到左依次都闪亮（2）灯从右向左逐次闪亮（3）灯从右向左逐次闪亮(4) 从右向左每间隔一个闪亮设计方案：通过复位端reset 与按键端right，left，shan，yici控制，当复位reset为 1 时led 灯最左端点亮，再通过else-if语句控制试验程序：module light(clk,reset,right,left,shan,yici,led);input clk,reset,right,left,shan,yici;output[7:0] led;reg[7:0] led;always @ (posedge clk)beginif(reset)beginled<=8’b00000001;endelsebeginif(yici)beginled<=((led<<1)+8’b00000001);if(led==8’b11111111)led<=8’b00000001;endif(right)beginled<=led>>1;if(led==8’b00000001)led<=8’b10000000;endif(left)beginled<=led<<1;if(led==8’b10000000)led<=8’b00000001;endif(shan)beginif(led==8’b01010101)led<=8’b10101010;elseled<=8’b01010101;endendendendmodule实验总结：经过本次课程设计使我进一步巩固了从课堂上学到的知识，虽然在实验过程中多次出错，但通过不断的检查和调试终于成功的实现了8位流水灯的控制。

基于EDA的流水灯实验

万年历的设计一、实验目标1. 巩固对基本的开发流程的掌握2. 复习对QUARTUS II软件的使用3. 复习NIOS II软件的使用4．在训练掌握相关软件使用的基础上，完成课题的设计二、设计要求用Nios II DE2开发楹的LCD（或8个七段数码管）显示电子钏的日期和时间。

LCD 分两行显示，第1行显示年、月和日（例如显示：20080101）；第2行显示时、分和秒（例如显示：00152545）。

用输入按钮BUTTON[0]来控制LCD行修改，同时让Nios II DE2开发板上的绿色发光二极管LDG3的亮与灭来表示这个选择。

当BUTTON[0]按下一次后，LDG3亮，可以修改年、月和日的数字；再按一次BUTTON[0]后，LDG3灭，可以修改时、分和秒的数字。

另外和输入按钮BUTTON[3]来控制日期和时间的修改，当处于日期修改方式时，每按动一次BUTTON[3]按钮，依次更换“年”、“月”和“日”的修改。

当处于时间修改方式时，每按动一次BUTTON[3]按钮，依次更换“时”、“分”和“秒”的修改。

修改对象被选中后，按动BUTTON[2]输入按钮可以增加显示的数字；按动BUTTON[1]输入按钮可以减少显示的数字。

三、实验原理与步骤⑴在QUARTUS II 中建立工程⑵用SOPC BUILDER建立NIOS系统模块⑶在QUARTUS II 中的图形编辑界面中进行管脚连接、锁定工作⑷编译工程后下载到FPGA中⑸在NIOS II IDE中根据硬件建立软件工程⑹编译后，经过简单设置下载到FPGA中进行调试、验证下面根据以上的步骤进行进行一次全程开发：第一步：硬件部分设计1. 在自己的文件目录下建立一个hello_led文件夹，注意目录中不能有空格或中文；2. 打开QUARTUS II,点击FILE菜单下的New Project Wizard…会弹出如图2-1所示的对话框：图2-1 建立工程3. 然后输入工程存放目录，或点击工程路径右面的按钮设置工程存放目录，在第二栏中输入工程名称，我们这里输入为led；之后点击Finish，对话框消失，此时已经建立好了LED工程文件；4. 点击Assignment菜单中的Device，选择芯片为Cyclone II系列的EP2C35F672C6，如下图2-2所示：图2-2 选择器件5. 确认后。

EDA花样流水灯

EDA大作业流水灯设计基于Quartus II的花样流水灯的设计流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。

流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。

1.设计目的a.学习使用EDA集成设计软件Quartus II，电路描述，综合，模拟过程b.了解基于EDA应用系统的设计方法c. 掌握使用EDA工具设计流水灯的设计思路和设计方法d.熟练使用Quartus II对实验程序进行改错，调试以及演示现象2. 设计说明流水灯设计是由八只LED显示灯来实现的，通过程序代码来控制这八只灯的亮灭，从而实现花型的变化（快慢，顺序）。

3．程序设计3.1library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000";CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001";CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010";CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011";CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100";CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3;WHEN state3 =>state <= state4;WHEN state4 =>state <= state5;WHEN state5 =>state <= state6;WHEN state6 =>state <= state7;WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.2library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END second;ARCHITECTURE arch OF second ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1; WHEN state1 =>state <= state2; WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.3library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY third ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END third;ARCHITECTURE arch OF third ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1; WHEN state1 =>state <= state2; WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULLEND CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.4library ieee;use ieee.std_logic_1164.all;entity sanba isport(a,b,c:in std_logic;y7,y6,y5,y4,y3,y2,y1,y0:out std_logic); end entity sanba;architecture behav of sanba issignal abc: std_logic_vector(2 downto 0);beginabc <= a & b & c ;process(a,b,c)begincase abc iswhen "000" =>y0<='0';y1<='1';y2<='1';y3<='1';y4<='1';y5<='1';y6<='1';y7<='1';when "001" =>y0<='1';y1<='0';y2<='1';y3<='1';y4<='1';y5<='1';y6<='1';y7<='1';when "010" =>y0<='1';y1<='1';y2<='0';y3<='1';y4<='1';y5<='1';y6<='1';y7<='1';when "011" =>y0<='1';y1<='1';y2<='1';y3<='0';y4<='1';y5<='1';y6<='1';y7<='1';when "100" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='0';y5<='1';y6<='1';y7<='1';when "101" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='1';y5<='0';y6<='1';y7<='1';when "110" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='1';y5<='1';y6<='0';y7<='1';when "111" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='1';y5<='1';y6<='1';y7<='0'; when others =>end case;end process;end architecture behav;3.5 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3;WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.6 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101";CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3;WHEN state3 =>state <= state4;WHEN state4 =>state <= state5;WHEN state5 =>state <= state6;WHEN state6 =>state <= state7;WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.7 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1; WHEN state1 =>state <= state2; WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.8 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;4．流水灯原理图图1 顶层原理图5．仿真波形图图（2）顶层仿真波形图6．心得体会通过本次课程设计，我基本对EDA有了入门的了解和认识，在课堂之外进一步加深了对EDA课程各知识点的学习和以及quartusII软件开发平台的操作。

EDA流水灯课程设计

流水灯程序设计
编程语言：C语言编译工具：Keil C51
开发环境：Keil uVision 调试工具：Keil Debugger
初始化：设置流水灯的初始状态，如关闭所有灯循环控制：设置循环条件，如循环次数或循环时间灯状态更新：根据循环条件，更新流水灯的状态，如依次点亮或熄灭延时处理：在灯状态更新后，添加延时处理，使流水灯效果更加明显结束处理：循环结束后，关闭所有灯，结束程序
EDA流水灯课程设计
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EDA流水灯概计
流水灯程序设计
流水灯硬件实现
流水灯系统优化与扩展
EDA流水灯概述
流水灯是一种常见的电子设备，用于显示各种信息
流水灯通常由多个 LED灯组成，可以显示不同的颜色和亮度
流水灯可以通过编程控制，实现各种动态效果
流水灯的工作原理是通过控制LED灯的亮灭时间，使LED灯按照一定的顺序依次亮起和熄灭。
流水灯的控制方式有多种，包括硬件控制和软件控制。硬件控制通常使用定时器或计数器，软件控制通常使用微控制器或单片机。
流水灯的应用广泛，可以用于广告牌、指示灯、装饰灯等领域。
EDA软件介绍
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编写流水灯程序：根据硬件电路和功能需求，编写相应的程序代码调试流水灯程序：通过仿真软件或实际硬件设备，对编写的程序进行调试，确保其正确运行优化流水灯程序：根据调试结果，对程序进行优化，提高运行效率和稳定性编写流水灯程序的注意事项：注意硬件接口的匹配，避免出现硬件冲突等问题
流水灯硬件实现
发展趋势：智能化、集成化、小型化、低功耗
技术挑战：提高稳定性、可靠性、安全性
市场前景：随着物联网、人工智能等技术的发展，流水灯系统将有更广泛的应用前景

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彩灯控制器
一、设计内容及要求：
设计一个彩灯控制器，要求：
1.四路彩灯从左向右逐次渐亮，间隔为1秒。

2.四路彩灯从右向左逐次渐灭，间隔为1秒。

3.四路彩灯同时点亮，时间间隔为1秒，然后同时变暗，时间为1秒，反复4次。

二、总体框图
图（1）总体框图
根据设计要求，电路设计大体思路如下：
由脉冲发生器发出频率脉冲信号，利用计数器加法计数功能输出0000~1111的脉冲信号，经过数据选择器分别在0000~0011，0100~0111，1000~1111三个时段输出不同的高低电平，控制移位寄存器实现右移→左移→置数功能，从而控制彩灯按照设计要求实现亮灭。

三、选择器件
本次课程设计所用器件如表一：
表一本次课程设计所用器件
1.同步二进制计数器74LS163
表二7-3 74LS163功能表
根据逻辑图、波形图、功能表分析，74LS163具有如下功能：
管脚图逻辑符号
1)1是同步4位二进制加法计数器，M=16，CP上升沿触发
2)2既可同步清除，也可异步清除。

同步清除时，清除信号的低电平将在下一个CP上升沿配合下把四个触发器的输出置为低
电平。

异步清除时，直接用清除信号的低电平把四个触发器的输出置为低电平。

3)3同步预置方式：当LD = 0时，在CP作用下，计数器可并行打入预置数据.当LD = 1时，使能输入PT同时为高电平，在
CP作用下，进行正常计数。

4)PT任一为低时，计数器处于保持状态。

5) 5 CO为进位输出，可用来级联成n位同步计数器。

2．四位双向移位寄存器74LS194
74LS194内部原理图
74LS194四位双向移位寄存器具有左移、右移、并行数据输入、保持、清除功能。

1）从图1中74LS194的图形符号和引脚图分析。

SRG4是4位移位寄存器符号，D0~D3并行数据输入端、D SL左移串行数据输入端、D SR右移串行数据输入端、S A（M0）和S B （M1）（即9脚和10脚）工作方式控制端分别接电平开关，置1或置0，CP 时钟输入端接正向单次脉冲，清零端接负向单次脉冲，Q0~Q3输出端。

表三逻辑符号逻辑框图
3．十六选一数据选择其74150
74150内部原理图
逻辑框图逻辑符号
十六选一的数据选择器74150并行输入D
0～D
15
十六个数据，当选择输入A
3
A
2
A
1
A
的二进制数码依次由0000递增至1111，即其最
小项由m0逐次变到m15时，16个通道的数据便依次传送到输出端，转换成串行数据。

4．非门74LS04
仔细观察一下图中给出的三极管开关电路即可发现，当输入为高电平时输出等于低电平，而输入为低电平时输出等于高电平。

因此输出与输入的电平之间是反向关系，它实际上就是一个非门。

（亦称反向器）。

当输入信号为高电平时，应保证三极管工作在深度饱和状态，以使输出电平接近于零。

为此，电路参数的配合必须合适，保证提供给三极的基极电流大于深度饱和的基极电流。

设计电路所用的芯片是74LS04，如下图所示：
图（12） 74LS04的内部结构图
图（13）三极管非门74LS04的逻辑框图
功能表如下图：
表六非门功能表
图（14）74LS04的逻辑符号
逻辑函数式Y= A
四、功能模块
在设计单元电路和选择元器件时，尽量选用同类型的元器件，如所有功能的部件都采用TTL集成电路，整个系统所用的元器件种类尽可能少。

下面介绍各单元电路的设计。

1．脉冲发生
由脉冲发生器发出频率为1HZ，幅度为5V的连续脉冲信号，输入74LS163同步二进制计数器，利用74LS加法计数功能输出0000~1111的脉冲信号。

2．信号控制
由74LS163输出的0000~1111的脉冲信号输入3片十六选一数据选择器74150，
当输入信号为0000~0011时，第一片和第二片74150输出信号为0，经过74LS04非门变为高电平，第三片74150输出信号为1，经过74LS04非门变为低电平。

当输入信号为0100~0111时，第一片和第三片74150输出信号为0，经过74LS04非门变为高电平，第二片74150输出信号为1，经过74LS04非门变为低电平。

当输入信号为1000~1111时，第二片和第三片74150输出信号为0，经过74LS04非门变为高电平，第一片74150输出信号为0/1不断交换。

3．彩灯控制
三片74150的输出端分别接四位双向移位寄存器74LS194的CLR端S0端和S1端。

当计数器输出信号为0000~0011时，CLR端和S0端输入为高电平，S1端输入为低电平，彩灯从左向右依次点亮，时间间隔为1秒。

当计数器输出信号为0100~0111时，CLR端和S1端输入为高电平，S0端输入为低电平，彩灯从右向左依次熄灭，时间间隔为1秒。

当计数器输出信号为1000~1111时，S0端和S1端输入为高电平，CLR端输入为高/低电平交替，四盏彩灯同时点亮火熄灭，时间间隔为一秒。

五、总体设计电路图
（1）总电路说明：
图中由脉冲发生器输出1HZ脉冲，输出端接到计数器74LS163的CLK端，通过74LS163的计数功能，发出0000~1111的信号，计数器的四个输出端Q0Q1Q2Q3分别加在十六选一数据选择器74150的ABCD端，第一片74150的输出端加非门后接在74LS194的CLR端，第二片74150的输出端加非门后接在74LS194的S0端，第三片数据选择器的输出端加非门后接在74LS194的S1端，使彩灯按照设计要求变化。

（2） Multisim仿真结果
用Multisim对总电路进行仿真，仿真开始后，彩灯依时间顺序按设计要求变亮或熄灭。

这一点也可以从电路图仿真结果中得到验证。

（3）总电路的硬件实现
各模块的功能已经在功能模块中得到了硬件实现，并验证正确，将各模块连接起来，打开电源开关，四个发光二极管从左
向右逐次渐亮又从右向左逐次渐灭，之后同时变亮又变灭，重复四次，时间间隔为1秒，从而总电路得到验证。

六、课程设计总结
通过两个星期的努力，终于完成了这次课程设计。

在此次课程设计实验中，我学会了寄存器的使用方法，熟悉了寄存器的一般应用，基本掌握了数字系统设计和调试的方法。

在这个数字电路中我们可以观测到，当输入“16”个脉冲以后，输出数据回到起始值，16个脉冲一循环，因此，可以把该电路作为一个“16”进制的计数器。

通过本课程设计我基本掌握了数字系统的
仿真与设计方法。

使我认识到在实际电路的连接时，要注意每一个引脚的接法。

由于实物的连接和电路仿真软件有差别，要经过多次调试才能实现其功能的演示。