第05章 总线、总线周期和时序
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微机原理第五章 处理器总线时序
(3) 电气特性： 电气特性定义每一根线上信号的 传送方向、有效电平范围。一般规定送入CPU的 信号称作输入信号(IN)，从CPU送出的信号称作 输出信号(OUT)。 (4) 时间特性： 时间特性定义了每根线在什么时 间有效，也就是每根线的时序。
从功能上分，总线又可分三组（即三总
线）：数据总线、地址总线和控制总线。 地址总线：传送地址的信号线，其数目决 定直接寻址的范围。特点是单向、三态。 数据总线：传送数据和代码，为双向信号 线。 控制总线：传送系统的命令和状态信号， 也包括时钟和复位信号等。有单向有双向。
5.3.3 ISA总线
ISA(Industy Standard Architecture)即工业标 准体系结构总线，又称AT总线。是IBM AT机推 出时使用的总线，逐步演变为一个事实上的工业 标准，得到广泛的使用。 AT机是以80286为CPU，它具有16位数据宽 度，24条地址线，可寻址16MB地址单元，它是 在PC总线的基础上扩展一个36条引线插槽形成的。 同一槽线的插槽分成62线和36线两段，共计98条 引线。PC总线和ISA总线是兼容的，扩展的部分 在于36线插槽，其引脚如图所示。
3. 半同步式传输：前两种方式的折中。整体上 是同步系统，但对慢速的从模块可通过插入 等待周期来适应。 例如：前面带有等待周期的存储器或I/O 读/写周期。 特点：对快速的从模块能按同步方式工作， 而对慢速从模块则通过“READY”信号强制 主模块延迟等待若干时钟周期。——这也是 微型计算机系统中CPU与内存储器以及外设 接口芯片之间常用的传输方法。
（5）系统复位时序
寄存器复位状态： 当8086在RESET引线上检测到一个脉冲 的正沿，便终结所有的操作，直至RESET信号 变低。这时，寄存器被初始化到复位状态。
第五章 总线操作与时序
2、试述8088cpu在最小模式下，三大总线的形成过程？
（1）20位地址总线——
采用3个三态透明锁存器8282进行锁存和驱动用ALE信号
（2）8位数据总线——
采用数据收发器8286进行驱动用DT/R* DEN*信号
（3）系统控制信号——
由8088引脚直接提供
第五章总线操作与时序
一、知识点总线操作与时序
1、指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。
2、在8088CPU的存储器读、写总线周期T1周期的状态为输出20位存储器地址A19～A0。
3.总线周期的T1状态下，数据/地址线上是地址信息，用ALE信号将此信息锁存起来。
4、在读写总线周期中，判断是否插入Tw等待周期，是根据在T3的前沿检测READY引脚是否有效判定的。
5、任何一条以存储单元为源操作数的指令都将引起பைடு நூலகம்储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期
6、只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期
二、知识点系统工作模式
1．8086/8088 CPU构成系统的两种模式，与之有关的控制信号是MN/ 。
（1）20位地址总线——
采用3个三态透明锁存器8282进行锁存和驱动用ALE信号
（2）8位数据总线——
采用数据收发器8286进行驱动用DT/R* DEN*信号
（3）系统控制信号——
由8088引脚直接提供
第五章总线操作与时序
一、知识点总线操作与时序
1、指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。
2、在8088CPU的存储器读、写总线周期T1周期的状态为输出20位存储器地址A19～A0。
3.总线周期的T1状态下，数据/地址线上是地址信息，用ALE信号将此信息锁存起来。
4、在读写总线周期中，判断是否插入Tw等待周期，是根据在T3的前沿检测READY引脚是否有效判定的。
5、任何一条以存储单元为源操作数的指令都将引起பைடு நூலகம்储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期
6、只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期
二、知识点系统工作模式
1．8086/8088 CPU构成系统的两种模式，与之有关的控制信号是MN/ 。
chap05_处理器总线时序和系统总线
微型计算机系统原理与应用
第5章 处理器总线时序和 系统总线
8086的引脚信号 5.1 8086的引脚信号 8086处理器时序 5.2 8086处理器时序 5.3 系统总线
8086的引脚信号 5.1 8086的引脚信号 8086为40脚双列直插式大规模集成电路。 8086为40脚双列直插式大规模集成电路。 脚双列直插式大规模集成电路 8086的两种组态 5.1.1 8086的两种组态
输入信号， 输入信号，高电平有效表示可以进行数据读写 信号 利用该信号无效请求处理器等待数据 处理器在进行读写前检测READY引脚 处理器在进行读写前检测READY引脚 READY
2010-12-8 -13-
其他控制信号
处理器必定具有
地址总线 数据总线 基本读写控制信号
还有
中断请求和响应信号 总线请求和响应信号 时钟信号、 时钟信号、复位信号 电源Vcc 电源Vcc 地线GND 地线GND
CLK（Clock） CLK（Clock）
时钟输入， 时钟输入，频率稳定的数字信号 输入 处理器的基本操作节拍 频率的倒数是时钟周期的时间长度
2010-12-8
-17-
8086处理器时序 处理器时序( 5.2 8086处理器时序(timing) 微处理器(CPU)按严格的时序来完成每条指令的动 微处理器(CPU)按严格的时序来完成每条指令的动 fetch)， decode)， 作 ， 取 指 令 ( fetch)， 译 码 ( decode)， 执 行 execute)，就整个系统而言， (execute)，就整个系统而言，为使各部分的动作 协调一致， 协调一致 ， 必须为系统提供统一的时钟信号和控 制信号。 制信号。 所谓定时/时序(timing)， 所谓定时/时序(timing)，指时钟信号和总线上的 各种信号( 包括地址、 数据、 控制信号) 各种信号 ( 包括地址 、 数据 、 控制信号 ) 及各种内 部操作之间的相对时间关系。 部操作之间的相对时间关系。
第5章 处理器总线时序和 系统总线
8086的引脚信号 5.1 8086的引脚信号 8086处理器时序 5.2 8086处理器时序 5.3 系统总线
8086的引脚信号 5.1 8086的引脚信号 8086为40脚双列直插式大规模集成电路。 8086为40脚双列直插式大规模集成电路。 脚双列直插式大规模集成电路 8086的两种组态 5.1.1 8086的两种组态
输入信号， 输入信号，高电平有效表示可以进行数据读写 信号 利用该信号无效请求处理器等待数据 处理器在进行读写前检测READY引脚 处理器在进行读写前检测READY引脚 READY
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其他控制信号
处理器必定具有
地址总线 数据总线 基本读写控制信号
还有
中断请求和响应信号 总线请求和响应信号 时钟信号、 时钟信号、复位信号 电源Vcc 电源Vcc 地线GND 地线GND
CLK（Clock） CLK（Clock）
时钟输入， 时钟输入，频率稳定的数字信号 输入 处理器的基本操作节拍 频率的倒数是时钟周期的时间长度
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8086处理器时序 处理器时序( 5.2 8086处理器时序(timing) 微处理器(CPU)按严格的时序来完成每条指令的动 微处理器(CPU)按严格的时序来完成每条指令的动 fetch)， decode)， 作 ， 取 指 令 ( fetch)， 译 码 ( decode)， 执 行 execute)，就整个系统而言， (execute)，就整个系统而言，为使各部分的动作 协调一致， 协调一致 ， 必须为系统提供统一的时钟信号和控 制信号。 制信号。 所谓定时/时序(timing)， 所谓定时/时序(timing)，指时钟信号和总线上的 各种信号( 包括地址、 数据、 控制信号) 各种信号 ( 包括地址 、 数据 、 控制信号 ) 及各种内 部操作之间的相对时间关系。 部操作之间的相对时间关系。
第05章 总线、总线周期和时序
4.QSl,QS0(1nstruction Queue Status):指令队列状态信号(输出)
最小工作模式(最小组态) MN/Mx=1
最大工作模式(最大组态) MN/Mx=0
系统所连存储器或外设数量较少
系统所连存储器或外设数量较多, 要求较强驱动能力 由总线控制器8288产生
所有的总线控制信号都由CPU 直接产生 地址信号通过地址锁存器8282构成 数据信号直接由CPU产生或 通过总线收发器8286供给 开销小,成本低
7.HOLD(HOLD Request):总线保持请求信号(输入) 其他总线主模块,如DMA控制器要求使用系统总线的申请信号. 8.HLDA(Hold Acknowledge):总线保持响应信号(输出) 主CPU对HOLD的响应信号. 9.SS0 (system status output):系统状态信号
主 机 主 板
CPU
片
系 ( ) 统 内
通 ( ) 信 外
: M(RS 232) IDE SCSI USB
片 内 内 存 I/O 接 口 I/O 接 口 卡
外 设
外 设
第二节
8086的引脚功能 的引脚功能
引脚功能: 引脚功能
两种模式功能相同的引脚: 两种模式功能相同的引脚:
1.AD0一AD7:地址/数据复用线(输入/输出,三态) 响应中断或DMA时高阻 2. A8—A15:地址线(输入/输出,三态)
3.Al6/S3 — Al9/S6 :地址/状态复用线(输出,三态) S6=0,表示8086/8088CPU当前与总线相连. S5=IF的状态. S4和S3状态的组合指出当前正使用哪个段寄存器
同左 数据信号通过总线收发器8286供给
8282(8BIT数据锁存器) 8286(8BIT双向数据缓冲器) 8288(总线控制器) 8284(时钟发生器) 8289:总线仲裁器
05 微处理器总线与时序
地址总线
T OE
数据总线
8286 收发器 (2) DATA
(a) 8086 系统
8086最小模式下的基本配置
（二）、最小模式和处理器总线结构 （cont.）
VCC
CLK READY RESET
RES
RDY
MN/ MX IO/ M INTA RD WR
VCC
GND
DT/ R DEN
ALE
GND
STB OE
RES
RDY
CLK READY RESET
MN/ MX S0 S1 S2
GND
GND
等待状态 发生器
未接
LOCK
CLK MRDC S0 MWTC S1 S2 8288 AMWC IORC DEN IOWC DT/ R AIOWC ALE INTA
未接
未接
8088 CPU
STB OE
8282 锁存器 (2或3)
的操作类型
S0
0 0 0 0 1 1 1 1
S2
0 1 0 1 1 1 0 1
总线操作类型 中断响应 读I/O端口 写I/O端口 暂停 取指令 读存储器 写存储器 无效状态
8288命令信号
INTA
IORC
IOWC
、 AIOWC 无
MRDC MRDC
MWTC
、 AMWC 无
（三）、最大模式和处理器总线结构（cont.） 8288总线控制器
指令举例 IN AL,DX MOV AX,[1000H] OUT DX,AL MOV [2000H],AL 无 无 无
（二）、最小模式和处理器总线结构 （cont.）
8088 读/写控制信号对应的总线操作类型
时钟周期、总线周期详细说明
时钟周期、总线周期详细说明时钟周期：时钟周期也称为振荡周期，定义为时钟脉冲的倒数（可以这样来理解，时钟周期就是单片机外接晶振的倒数，例如12M的晶振，它的时间周期就是1/12 us），是计算机中最基本的、最小的时间单位。
在一个时钟周期内，CPU仅完成一个最基本的动作。
对于某种单片机，若采用了1MHZ的时钟频率，则时钟周期为1us；若采用4MHZ的时钟频率，则时钟周期为250us。
由于时钟脉冲是计算机的基本工作脉冲，它控制着计算机的工作节奏（使计算机的每一步都统一到它的步调上来）。
显然，对同一种机型的计算机，时钟频率越高，计算机的工作速度就越快。
8051单片机把一个时钟周期定义为一个节拍（用P表示），二个节拍定义为一个状态周期（用S表示）。
机器周期：在计算机中，为了便于管理，常把一条指令的执行过程划分为若干个阶段，每一阶段完成一项工作。
例如，取指令、存储器读、存储器写等，这每一项工作称为一个基本操作。
完成一个基本操作所需要的时间称为机器周期。
一般情况下，一个机器周期由若干个S周期（状态周期）组成。
8051系列单片机的一个机器周期同6个S周期（状态周期）组成。
前面已说过一个时钟周期定义为一个节拍（用P 表示），二个节拍定义为一个状态周期（用S表示），8051单片机的机器周期由6个状态周期组成，也就是说一个机器周期=6个状态周期=12个时钟周期。
例如外接24M晶振的单片机，他的一个机器周期=12/24M 秒；指令周期：执行一条指令所需要的时间，一般由若干个机器周期组成。
指令不同，所需的机器周期也不同。
对于一些简单的的单字节指令，在取指令周期中，指令取出到指令寄存器后，立即译码执行，不再需要其它的机器周期。
对于一些比较复杂的指令，例如转移指令、乘法指令，则需要两个或者两个以上的机器周期。
通常含一个机器周期的指令称为单周期指令，包含两个机器周期的指令称为双周期指令。
总线周期：由于存贮器和I/O端口是挂接在总线上的，CPU对存贮器和I/O 接口的访问，是通过总线实现的。
微机原理与接口技术5微处理器总线时序和系统总线
①微处理器性能指标1）字长：处理器一次性加工运算二进制数的最大位数。
2）主频：CPU 的时钟频率，CPU 运算时的工作频率。
3）内存总线速度和扩展总线：前者一般等同于CPU 的外频；后者安装在微机系统上的局部总线。
4）地址总线宽度：决定了CPU 可以访问存储器的物理地址空间5）数据总线宽度：决定了CPU 与二级高速缓存、内存以及输入/输出设备之间一次数据传输的信息量。
6）协处理器：负责浮点运算。
②总线周期的概念1）时钟周期(S 主频1）：计算机最基本的时间单元。
一个低电平一个高电平的组合 2）总线周期：CPU 对存储器/外设读写一次所需时间，最基本的总线周期包括4个时钟周期（T1，T2，T3，T4)T1：发地址信号。
T2：准备传送数据。
T3：开始读写数据。
Tw ：等待周期。
等待比较慢的设备。
T4：完成数据读写操作，结束周期。
Ti ：总线周期的空闲状态。
3）指令周期：执行一条指令所需的全部时间。
③CPU 的工作模式1：最:小模式：总线控制信号都是直接由一个CPU 产生。
2：最大模式：包括2个以上CPU ，其中一个为主处理器，其他的为协处理器。
3：实现：8086第33引脚（MN/MX )接地为最大模式，接+5V 为最小模式。
④CPU 的引脚信号1：总线复用技术：分时复用：不同时间周期同时可以使用的引脚。
带有斜杠 / 的。
模式复用：不同工作模式下引脚信号的复用。
带有括号（ ） 的。
2：8086引脚信号：最大模式与最小模式共用的引脚1：GND 、V CC （引脚1、20、40）电源、地引脚2：AD 0~AD 15（2-16、39）地址/数据复用引脚，双向工作。
3：A 16/S 3~A 19/S 6(35~38)地址/状态复用引脚，输出S 6:恒为0，表示8086与总线相连。
S 5：中断允许标志的当前设置（IF ），IF=1表示允许可屏蔽中断请求。
S4S3:表示当前使用哪个寄存器。
4：BHE/S7(bus high enable 34）：总线高允许/状态S7信号，输出T1时，输出BHE表示高8位数据线有效。
第05章 8086总线操作和时序 PPT课件
DT / R ( S1 )
AD1
15
26
DEN ( S0 )
AD0
16
25
ALE
NMI
17
24
INTA
INTR
18
23
TEST
CLK
19
22
READY
GND
20
21
RESET
8
引脚功能分类：
1）、数据引脚 2）、地址引脚 3）、控制引脚 4）、其它引脚
9
1）. 数据引脚
AD15～AD0（Address/Data）
13
（2）、WR（Write）
写控制，输出、三态、低电平有效 CPU在写出数据给存储器或I/O端口时有效。
（3）、RD（Read）
读控制，输出、三态、低电平有效 CPU在从存储器或I/O端口读取时有效。
14
组合后，控制4种基本的总线周期
引脚
总线周期
IO/M WR RD
读存储器 低
高
低
写存储器 低
AD18 / S5
A10
6
35
AD19 / S6
A9
7 8088 34
SS0
(HIGH)
A8
8
33MN /ຫໍສະໝຸດ MXAD7932
RD
AD6
10
31
HOLD (RQ)/ GT0)
AD5
11
30
HLDA (RQ1 /GT1)
AD4
12
29
WR (LOCK)
AD3
13
28
M / IO ( S2 )
AD2
14
27
反之接地，8088工作在最大模式
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1.AD0一AD7:地址/数据复用线(输入/输出,三态) 响应中断或DMA时高阻 2. A8—A15:地址线(输入/输出,三态)
3.Al6/S3 — Al9/S6 :地址/状态复用线(输出,三态) S6=0,表示8086/8088CPU当前与总线相连. S5=IF的状态. S4和S3状态的组合指出当前正使用哪个段寄存器
7.HOLD(HOLD Request):总线保持请求信号(输入) 其他总线主模块,如DMA控制器要求使用系统总线的申请信号. 8.HLDA(Hold Acknowledge):总线保持响应信号(输出) 主CPU对HOLD的响应信号. 9.SS0 (system status output):系统状态信号
4.RD(Read):读信号(输出,三态) 5.READY:准备就绪(输入),存储器或IO端口输入给CPU的状态 READY=1:内存或I/O设备已做好输入输出数据的准备工作 READY=0:存储器或I/O设备工作速度慢,没有准备好数据,则CPU在T3 和T4之间自动插入一个或几个等待状态Tw来延长总线周期, 直到检测到READY为高电平后,才使CPU退出等待状态. 是用来使CPU和慢速存储器或I/O设备之间实现速度匹配的信号. 6. TEST(Test):测试信号(输入) 7.INTR(Interrupt Reguest):可屏蔽中断申请信号(输入),电平触发 8.NMI(NO—Maskable Interrupt):不可屏蔽中断申请信号(输人), 边沿触发 9. RESET:复位信号(输入) 要求RESET信号的有效高电平至少要保持4个以上的时钟周期.
10.CLK(Clock):主时钟信号(输入) 占空比为1/3.它由时钟发生器8284产生,为4.77MHz. 11.MN/MX(minimum/Maximum ModeControl): 最小最大模式控制信号(输入),直接接地或5V. 12.GND,VCC
最小模式下的引脚:
1. M/IO(Memory/Input and output):存储器IO操作选择信号(输出,三态) 2.WR:写信号(三态,输出) 3.INTA(Interrupt Acknowledge):中断响应信号(输出,三态) 在整个中断响应周期内CPU要发出两个连续的INTA负脉冲,第二个负脉冲产 生并被外设接口收到后,外设接口可以向数据总线上送中断类型码. 4.ALE(Address latch Enable):地址锁存允许信号(输出) 在T1状态,ALE输出有效高电平,以表示当前在地址数据复用总线上输出的 是地址信息,利用它的下降沿将地址锁存. 5.DT/R(Data Transmit/Receive):数据发送/接收控制信号(输出,三态) 控制外部数据总线缓冲器(8286)的数据流向. DT/R=1:CPU输出(写)数据到存储器或I/O端口; DT/R=0:CPU从存储器或I/O端口读取(输入)数据时 6.DEN(Data Enable):数据总线允许信号(输出,三态) 激活数据总线缓冲器,8286/8287的输出允许信号.
主 机 主 板
CPU
片
系 ( ) 统 内
通 ( ) 信 外
: NICS) 标准并口LPT(CENTRO : 标准串口COM(RS 232) IDE SCSI USB
片 内 内 存 I/O 接 口 I/O 接 口 卡
外 设
外 设
第二节
8086的引脚功能 的引脚功能
引脚功能: 引脚功能
两种模式功能相同的引脚: 两种模式功能相同的引脚:
第五章 8088的总线,总线周期和时序
第一节 总线基本概念
总线是一组信号线的集合 连接计算机系统各功能部件: 芯片内部各部件 主板上各芯片 微机系统各板卡 微机系统之间 传送的信息:地址信息,数据信息和控制信息 总线结构的优点: 简化系统结构,减少模块间连线 ; 便于系统功能的扩充或性能更新; 主板和接口板只要按照总线标准设计,就具有互换性和 通用性,便于大批量生产.
总线标准:
1. 2. 3. 4. 物理特性:根数,排列方式,插头插座形状 功能特性:引脚功能 电气特性:线上信号传输方向,有效电平范围 定时特性:线上信号的时间有效性(时序)
总线分类:
从功能上分:数据,地址,控制 从层次上分: 片内 片 系统: PC(XT),ISA(AT),EISA,PCI 外(通信):标准并口和串口,USB,IDE,SCSI
同左 数据信号通过总线收发器8286供给
8282(8BIT数据锁存器) 8286(8BIT双向数据缓冲器) 8288(总线控制器) 8284(时钟发生器) 8289:总线仲裁器
第三节 8086/8088CPU的总线周期 / 的总线周期
1.时钟周期:时钟脉冲的重复周期,时钟信号CLK由8284产生. 时钟周期: 时钟周期 2.总线周期:CPU通过片总线对存储器或I/O端口进行一次读写操作的过程. .总线周期 3.指令周期 指令周期:CPU执行一条指令的时间.包括取指,译码和执行 指令周期 一个指令周期包含若干个总线周期组成 一个总线周期=若干个时钟周期组成(4T以上) 一个基本总线周期=4个时钟周期(T状态) 4.等待周期TW:当存储器或I/O设备速度慢,不能在T3之前准备好数据或 .等待周期 : 接收数据,则CPU进行数据的读写时,在T3和T4间增加一个或几个等待状态. 与READY信号有关. 5.空闲周期 空闲周期:指BIU空闲. 空闲周期
最大模式下的引脚: 最大模式下的引脚:
1.S2,Sl,S0(Bus Cycles Status):总线周期状态信号(输出,三态)
2. RQ/GTl,RQ/GT0(Request/Grant):总线请求信号(输入) /总 线请求允许信号(输出)
3.LOCK总线封锁信号(输出,三态) LOCK=0:此时CPU不允许其他总线主控模块占用总线.
4.QSl,QS0(1nstruction Queue Status):指令队列状态信号(输出)最小工来自模式(最小组态) MN/Mx=1
最大工作模式(最大组态) MN/Mx=0
系统所连存储器或外设数量较少
系统所连存储器或外设数量较多, 要求较强驱动能力 由总线控制器8288产生
所有的总线控制信号都由CPU 直接产生 地址信号通过地址锁存器8282构成 数据信号直接由CPU产生或 通过总线收发器8286供给 开销小,成本低
�
第四节 典型时序
基本的总线周期: 存储器读/写周期 I/O端口读/写周期 中断响应周期 基本操作: 启动和复位操作 总线保持或总线请求操作等
1.8284向CPU提供的时钟频率为 4.77MHZ 2.8088CPU复位时,至少应维持 4 个T状态,复位后执行程序的起始地址为 FFFF0H 3.8088CPU执行ADD [BX],AX,需 4 个总线周期 4 个T状态构成 4.8088的总线周期至少由 T3 之后插入TW 5.在8088的延长总线周期中,在 7.8088CPU与低速外设或存储器进行数据交换时,要用到READY 信号线. 8. ALE引脚的作用: 地址锁存允许,将地址信号锁入锁存器,解决地址数据线分离问题 8. 8088执行OUT DX,AL时, DX寄存器的内容送到地址总线上, AL 寄存器 的 内容送到数据总线上,M/IO= 0 ,WR= 0 ,RD= 1 ,DT/R= 1 . 9. 执行MOV BX,[DI] 时, DI 寄存器的内容送到地址总线上,数据总线上的 数据给 BX 寄存器,M/IO= 1 ,WR= 1 ,RD= 0 ,DT/R= 0 . 10.8288的作用是( D ) A.地址锁存器 B.数据收发器 C.时钟信号发生器 D.总线控制器 11.RS-232是一个( C )标准 A.片内总线 B.片总线 C.串行通信总线 D.系统总线 12.在8088最小组态下,可选择的必要芯片有( ABC ) A.8282 B.8284 C.8286 D.8288 E.8289
3.Al6/S3 — Al9/S6 :地址/状态复用线(输出,三态) S6=0,表示8086/8088CPU当前与总线相连. S5=IF的状态. S4和S3状态的组合指出当前正使用哪个段寄存器
7.HOLD(HOLD Request):总线保持请求信号(输入) 其他总线主模块,如DMA控制器要求使用系统总线的申请信号. 8.HLDA(Hold Acknowledge):总线保持响应信号(输出) 主CPU对HOLD的响应信号. 9.SS0 (system status output):系统状态信号
4.RD(Read):读信号(输出,三态) 5.READY:准备就绪(输入),存储器或IO端口输入给CPU的状态 READY=1:内存或I/O设备已做好输入输出数据的准备工作 READY=0:存储器或I/O设备工作速度慢,没有准备好数据,则CPU在T3 和T4之间自动插入一个或几个等待状态Tw来延长总线周期, 直到检测到READY为高电平后,才使CPU退出等待状态. 是用来使CPU和慢速存储器或I/O设备之间实现速度匹配的信号. 6. TEST(Test):测试信号(输入) 7.INTR(Interrupt Reguest):可屏蔽中断申请信号(输入),电平触发 8.NMI(NO—Maskable Interrupt):不可屏蔽中断申请信号(输人), 边沿触发 9. RESET:复位信号(输入) 要求RESET信号的有效高电平至少要保持4个以上的时钟周期.
10.CLK(Clock):主时钟信号(输入) 占空比为1/3.它由时钟发生器8284产生,为4.77MHz. 11.MN/MX(minimum/Maximum ModeControl): 最小最大模式控制信号(输入),直接接地或5V. 12.GND,VCC
最小模式下的引脚:
1. M/IO(Memory/Input and output):存储器IO操作选择信号(输出,三态) 2.WR:写信号(三态,输出) 3.INTA(Interrupt Acknowledge):中断响应信号(输出,三态) 在整个中断响应周期内CPU要发出两个连续的INTA负脉冲,第二个负脉冲产 生并被外设接口收到后,外设接口可以向数据总线上送中断类型码. 4.ALE(Address latch Enable):地址锁存允许信号(输出) 在T1状态,ALE输出有效高电平,以表示当前在地址数据复用总线上输出的 是地址信息,利用它的下降沿将地址锁存. 5.DT/R(Data Transmit/Receive):数据发送/接收控制信号(输出,三态) 控制外部数据总线缓冲器(8286)的数据流向. DT/R=1:CPU输出(写)数据到存储器或I/O端口; DT/R=0:CPU从存储器或I/O端口读取(输入)数据时 6.DEN(Data Enable):数据总线允许信号(输出,三态) 激活数据总线缓冲器,8286/8287的输出允许信号.
主 机 主 板
CPU
片
系 ( ) 统 内
通 ( ) 信 外
: NICS) 标准并口LPT(CENTRO : 标准串口COM(RS 232) IDE SCSI USB
片 内 内 存 I/O 接 口 I/O 接 口 卡
外 设
外 设
第二节
8086的引脚功能 的引脚功能
引脚功能: 引脚功能
两种模式功能相同的引脚: 两种模式功能相同的引脚:
第五章 8088的总线,总线周期和时序
第一节 总线基本概念
总线是一组信号线的集合 连接计算机系统各功能部件: 芯片内部各部件 主板上各芯片 微机系统各板卡 微机系统之间 传送的信息:地址信息,数据信息和控制信息 总线结构的优点: 简化系统结构,减少模块间连线 ; 便于系统功能的扩充或性能更新; 主板和接口板只要按照总线标准设计,就具有互换性和 通用性,便于大批量生产.
总线标准:
1. 2. 3. 4. 物理特性:根数,排列方式,插头插座形状 功能特性:引脚功能 电气特性:线上信号传输方向,有效电平范围 定时特性:线上信号的时间有效性(时序)
总线分类:
从功能上分:数据,地址,控制 从层次上分: 片内 片 系统: PC(XT),ISA(AT),EISA,PCI 外(通信):标准并口和串口,USB,IDE,SCSI
同左 数据信号通过总线收发器8286供给
8282(8BIT数据锁存器) 8286(8BIT双向数据缓冲器) 8288(总线控制器) 8284(时钟发生器) 8289:总线仲裁器
第三节 8086/8088CPU的总线周期 / 的总线周期
1.时钟周期:时钟脉冲的重复周期,时钟信号CLK由8284产生. 时钟周期: 时钟周期 2.总线周期:CPU通过片总线对存储器或I/O端口进行一次读写操作的过程. .总线周期 3.指令周期 指令周期:CPU执行一条指令的时间.包括取指,译码和执行 指令周期 一个指令周期包含若干个总线周期组成 一个总线周期=若干个时钟周期组成(4T以上) 一个基本总线周期=4个时钟周期(T状态) 4.等待周期TW:当存储器或I/O设备速度慢,不能在T3之前准备好数据或 .等待周期 : 接收数据,则CPU进行数据的读写时,在T3和T4间增加一个或几个等待状态. 与READY信号有关. 5.空闲周期 空闲周期:指BIU空闲. 空闲周期
最大模式下的引脚: 最大模式下的引脚:
1.S2,Sl,S0(Bus Cycles Status):总线周期状态信号(输出,三态)
2. RQ/GTl,RQ/GT0(Request/Grant):总线请求信号(输入) /总 线请求允许信号(输出)
3.LOCK总线封锁信号(输出,三态) LOCK=0:此时CPU不允许其他总线主控模块占用总线.
4.QSl,QS0(1nstruction Queue Status):指令队列状态信号(输出)最小工来自模式(最小组态) MN/Mx=1
最大工作模式(最大组态) MN/Mx=0
系统所连存储器或外设数量较少
系统所连存储器或外设数量较多, 要求较强驱动能力 由总线控制器8288产生
所有的总线控制信号都由CPU 直接产生 地址信号通过地址锁存器8282构成 数据信号直接由CPU产生或 通过总线收发器8286供给 开销小,成本低
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第四节 典型时序
基本的总线周期: 存储器读/写周期 I/O端口读/写周期 中断响应周期 基本操作: 启动和复位操作 总线保持或总线请求操作等
1.8284向CPU提供的时钟频率为 4.77MHZ 2.8088CPU复位时,至少应维持 4 个T状态,复位后执行程序的起始地址为 FFFF0H 3.8088CPU执行ADD [BX],AX,需 4 个总线周期 4 个T状态构成 4.8088的总线周期至少由 T3 之后插入TW 5.在8088的延长总线周期中,在 7.8088CPU与低速外设或存储器进行数据交换时,要用到READY 信号线. 8. ALE引脚的作用: 地址锁存允许,将地址信号锁入锁存器,解决地址数据线分离问题 8. 8088执行OUT DX,AL时, DX寄存器的内容送到地址总线上, AL 寄存器 的 内容送到数据总线上,M/IO= 0 ,WR= 0 ,RD= 1 ,DT/R= 1 . 9. 执行MOV BX,[DI] 时, DI 寄存器的内容送到地址总线上,数据总线上的 数据给 BX 寄存器,M/IO= 1 ,WR= 1 ,RD= 0 ,DT/R= 0 . 10.8288的作用是( D ) A.地址锁存器 B.数据收发器 C.时钟信号发生器 D.总线控制器 11.RS-232是一个( C )标准 A.片内总线 B.片总线 C.串行通信总线 D.系统总线 12.在8088最小组态下,可选择的必要芯片有( ABC ) A.8282 B.8284 C.8286 D.8288 E.8289