数字锁相环研究

数字锁相环研究刘飞雪摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。

同步是通信系统中的一个重要实际问题。

在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。

因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。

利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。

用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。

本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。

关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器AbstractAll Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO).The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock.This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave.Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO第一章绪论1.1 全数字锁相环的背景及发展状况锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。

伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。

从六十年代起，人们就开始对数字锁相环路研究。

起初，只是把模拟锁相环路中的部分部件数字化。

比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。

这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。

从而提高整个环路的工作稳定性和可靠性。

另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。

此后，出现了全数字化锁相环。

所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。

目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。

并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。

国外已有单片全数字化锁相环路商品。

全数字化锁相环路的共同特点是：它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。

因此，系统只有“导通”、“截止”两种工作状态，受外界和电源干扰的可能性大大减小，电路容易集成，易于制成全集成的单片全数字锁相环路。

因而，系统可靠性大大提高。

除此之外，全数字化锁相环还缓和或消除了模拟锁相环路中电压控制振荡器（VCO）的非线性以及环路中由于使用运算放大器和晶体管而出现的饱和以及运算放大器和鉴相器的零漂移等对环路性能的影响。

全数字锁相环路的另一个突出优点是：它的环路部件甚至整个环路都可以直接用微处理机来模拟实现。

值得提出的是，全数字锁相环路目前还只是在频率较低的场合中应用，例如副载波解调这类低数据速率和低频的情况。

其主要原因是因为其硬件的实现受到数字集成电路逻辑速度的限制。

但我们应该意识到，这是暂时的，随着数字集成电路逻辑速度的提高，将会使全数字锁相环路的应用越来越广泛。

正因为这样，目前，数字锁相环（部分环路部件数字化）在某些场合的应用也越来越普遍。

1.2 传统锁相环介绍锁相环是一个闭环的相位控制系统，本文主要研究数字锁相环，这部分首先介绍与之有关的概念。

一个完整的锁相环包括鉴相器，滤波器，压控振荡器三部分。

通过对输入信号和本地反馈信号的比较鉴相，最终实现信号同步的一个闭环系统1.2.1鉴相器：理想的鉴相器输出一个信号，它的直流电压值正比于两个输入周期信号的相位差，如下图示:最简单的鉴相器是一个异或门，如图2-8所示，当两个输入信号相位差变化时，输出脉冲的宽度也在变，因此可以提供一个正比于相位变化的直流电压。

如图示。

1.2.2 环路滤波器环路滤波器具有低通特性，在锁相环中起低通滤波的作用，更重要的是它对整个环路系统参数调整有着决定性的作用。

现代锁相环中的环路滤波器种类很多，有RC积分滤波器、无源比例积分滤波器和有源比例积分滤波器。

为了简单起见，便于分析锁相环环路，这里先介绍简单的RC积分滤波器R积分滤波器是结构最简单的低通滤波器，电路构成如图：简单的RC滤波器RC滤波器的幅频相频特性1.2.3 压控振荡器一个理想的压控振荡器输出周期信号，这周期信号的频率与压控振荡器的控制电压vl呈线性关系。

实际中压控振荡器增益是非线性的，一般压控振荡器的振荡频率是有上下限的，当控制电压不断增加或减小时，增益就会趋向于零，如图压控振荡器的控制特性第二章全数字锁相环所谓全数字化，就是环路部件全部数字化，采用数字鉴相器(DPD)、数字环路滤波器(DLPO ),数控振荡器(DCO)构成的锁相环路。

全数字锁相环路的一个突出优点是，它的环路部件甚至整个环路都可以直接用软件来模拟实现。

在这里我们将使用QuartusⅡ6.0仿真工具，以位同步锁相环为例来进行全数字锁相环的仿真模拟。

2.1位同步锁相环的作用位同步，或称码元同步，是要在接收端确定每一个码元的起止时刻。

它是数字通信诸多同步之中的首要问题，没有位同步就无从解出传输的数字信息。

若在传送数字信号的同时，再专门传送一个位同步信号，如直接传送时钟信号或传送用作同步的伪随机序列等，这称为外同步法。

由于位同步信号与通信的数字信号是同时传送的，有相同的信道延时，因而同步是准确的。

但位同步信号要占用信道，占去一定的功率，这种方法不太经济。

虽然数字信号自身可能并不含有位速率的频谱成分，但却含有位速率的信息，因此用专门设计的电路系统可将位同步信号提取出来，这就是自同步法。

自同步法可以用特殊设计的锁相环路来直接从接收的码元序列中提取位同步信号。

位同步锁相环的基本结构如下图所示：位同步锁相环的基本结构2.2 超前滞后型鉴相器的设计导前一滞后型数字鉴相器的特点是，它输出一个表示本地估算信号导前或滞后于输入信号的量。

如果本地估算信号超前于输入信号，则输出“超前脉冲”，以便利用该“超前脉冲”控制本地估算信号的相位推后。

反之，则输出“滞后脉冲”，并使本地估算信号的相位前移。

导前一滞后型数字鉴相器可分为微分型和积分型两种。

微分型数字鉴相器结构简单，硬件实现也比较简单。

但是它的抗干扰能力比较差。

而积分型导前一滞后数字鉴相器具有优良的抗干扰性能，但结构和硬件实现比较复杂。

我们的设计采用微分型导前一滞后型数字鉴相器。

它的基本框图如图示：微分型导前滞后鉴相器原理图在本文中我们用VerilogHDL硬件描述语言进行软件设计，鉴相器部分代码如下：//the following is the weifen phase detector//module wphd(lclk,inclk,xclk,up,down);//lclk为本地估算时钟，inclk为输入码流，xclk为本地高速时钟input lclk,inclk,xclk;output up,down;wire out;reg up,down;reg a,b;always@(posedge xclk)begina<=inclk;b<=a;up<=out&lclk;down<=out&(~lclk);endassign out=(a^b)&&(b==0);endmodule仿真图：由仿真图可以看出，当本地时钟相位超前于输入码流时，输出超前信号UP,滞后时输出滞后信号DOWN.2.3数字环路滤波器(DLF)在数字锁相环中，环路滤波器通常使用数字滤波器，它和模拟锁相环中的模拟滤波器相对应。