数字锁相环介绍

数字锁相环介绍————————————————————————————————作者：————————————————————————————————日期：数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义？何谓数字锁相环。

是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？二、数字锁相环的实际应用欲成其事，先明其义。

现代数字系统设计中，锁相环有什么样的作用。

1）在ASIC设计中的应用。

主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。

例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。

PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。

这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。

同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。

2）在信号源产生方面的应用例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。

不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。

实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。

3）无线通信领域的实际应用例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。

广义的数字锁相环包括扩频通信中的码跟踪。

三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。

具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。

四、实际应用中的数字锁相环的实现方法PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。

在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。

下面的框图是一个实用的数字锁相环的实现框图。

a点波形（输入信号）b点波形（边沿）c点波形（超前）d点波形（超前）e点波形（超前）已取反，为“1”f点波形（滞后）Localclockg点波形h点波形（加脉冲）i点波形边沿检测器(包括脉冲整形)超前判断器（与门逻辑）本地晶振N 分频器滞后判断器（与门逻辑） 移相器脉冲整形脉冲整形180度移相器 abc NOTdefijANDXORANDhgOutLocal clk五、频率合成器频率合成器由于运用场合的不同，对它的要求也不尽相同。

大体来说，有如下几个主要技术指标：频率范围，频率间隔，频率转换时间，频率稳定度与准确度等。

1971年，美国学者J ．Tierncy ，C ．M ．Rader 和B ．Gold 提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理。

DDS 技术是一种把一系列数字量形式的信号通过DAC 转换成模拟量形式的信号的合成技术。

目前使用最广泛的一种DDS 方式是利用高速存储器作查寻表，然后通过高速DAC 产生已经用数字形式存入的正弦波。

以下为DDS 的基本结构框图。

参考时钟相位累加器相位转换器步长设置DDS 电路D/ALPF比较器数字域实际中的DDS 芯片框图1．1 相位累加器部分相位累加器由N 位加法器与N 位累加寄存器级联构成。

每来一个时钟脉冲，加法器将频率控制数据与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。

累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。

这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS 合成信号的一个频率周期，累加器的溢出频率就是DDS 输出的信号频率。

1．2 相位—幅值转换部分用相位累加器输出的数据作为取样地址，对正弦波波形存储器进行相位—幅值转换，即可在给定的时间上确定输出的波形幅值。

1．3 数模转换部分DAC 将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量以便输出频谱纯净的正弦波信号。

对于计数容量为2N 的相位累加器和具有M 个相位取样的正弦波波形存储器，若频率控制字（即控制步长）为K ，则DDS 系统输出信号的频率为()/2no c f f K =⨯，而频率分辨率为Δf ＝fomin ＝/2nc f 。

2 DDS 的性能特点DDS 在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。

2．1 极快的频率切换速度 DDS 是一个开环系统，无任何反馈环节，频率转换时间主要由LPF 附加的时延来决定。

如fc＝10MHz，转换时间即为100ns，若时钟频率升高，转换时间将缩短，但不可能少于数字门电路的延迟时间。

目前，DDS的调谐时间一般在ns级，比使用其它的频率合成方法都要短数个数量级。

2．2极高的频率分辨率f可知，只要增加相位累加器的位数N即可获得任意小的频率调谐由Δf＝fomin＝/2nc步进。

大多数DDS的分辨率在Hz，mHz甚至μHz的数量级。

2．3低相位噪声和低漂移DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定，合成信号的相位噪声与参考源的相位噪声相同。

而在大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其相位噪声和漂移特性是极为优异的。

2．4连续的相位变化同样因DDS是一个开环系统，故当一个转换频率的指令加在DDS的数据输入端时，它会迅速合成所要求的频率信号，在输出信号上没有叠加任何电流脉冲，输出变化是一个平稳的过渡过程，而且相位是连续变化的，这个特点也是DDS独有的。

2．5在极宽的频带范围内输出幅度平坦的信号DDS的最低输出频率是所用的时钟频率的最小分辨率或相位累加器的分辨率。

奈奎斯特采样定理保证了在直到该时钟频率一半的所有频率下，DAC都可以再现信号，即DDS频率的上限fomax由合成器的最大时钟频率fc决定（fomax＝fc/2）。

2．6易于集成、易于调整DDS中几乎所有的部件都属于数字信号处理器件，除DAC和滤波器外，无需任何调整，从而降低了成本，简化了生产设备。

3DDS的应用DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声，这两个主要缺点阻碍了DDS的发展与实际应用。

近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。

随着这种频率合成技术的发展，其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。

3．1实时模拟仿真的高精密信号在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据，然后通过手控或用计算机编程对这些数据进行控制，就可以任意改变输出信号的波形。

利用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点，将其与简单电路相结合就构成精确模拟仿真各种信号的的最佳方式和手段。

这是其它频率合成方法不能与之相比的。

例如它可以模拟各种各样的神经脉冲之类的波形，重现由数字存储示波器（DSO）捕获的波形。

3．2实现各种复杂方式的信号调制DDS也是一种理想的调制器，因为合成信号的三个参量：频率、相位和幅度均可由数字信号精确控制，因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位，从而达到调制的目的。

现代通信技术中调制方式越来越多，BPSK，QPSK，MSK都需要对载波进行精确的相位控制。

而DDS的合成信号的相位精度由相位累加器的位数决定。

一个32位的相位累加器可产生43亿个离散的相位电平，而相位精度可控制在8×10－3度的范围内，因此，在转换频率时，只要通过预置相位累加器的初始值，即可精确地控制合成信号的相位，很容易实现各种数字调制方式。

3．3实现频率精调，作为理想的频率源DDS能有效地实现频率精调，它可以在许多锁相环（PLL）设计中代替多重环路。

在一个PLL中保持适当的分频比关系，可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来，从而实现更为理想的DDS ＋PLL混合式频率合成技术。

图2是这种方案设计的方框图。

在频率粗调时用PLL来覆盖所需工作频段，选择适当的分频比可获得较高的相位噪声，而DDS被用来覆盖那些粗调增量，在其内实现频率精调。

这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。

这也是目前开发应用DDS技术最广泛的一种方法。

采用这种方案组成的频率合成器已在很高的频率上得以实现。

当然，DDS的应用不仅限于这些，它还可用于核磁谐振频谱学及其成像、检测仪表等。

随着DDS集成电路器件速度的飞速发展，它已成为一种可用于满足系统频率要求的重要而灵活的设计手段。