信号完整性(SI)分析-9~10传输线与反射

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信号完整性介绍

信号完整性介绍

信号完整性基础知识术语、符号和缩略语术语1.信号完整性(Signal Integrity)信号完整性是指信号在信号线上的质量。

信号具有良好的信号完整性是指当在需要的时候具有所必需达到的电压电平数值。

2.传输线(Transmission Line)传输线是一个网络(导线),并且它的电流返回到地或电源。

3.特性阻抗(Characteristic Impedance)组成信号传输回路的两个导体之间存在分布电感和分布电容,当信号沿该导体传输时,信号的跃变电压(V)和跃变电流(I)的比值称为特性阻抗(Z0),即Z0=V/I。

4.反射(Reflection)反射就是在传输线上的回波。

信号功率(电压和电流)的一部分传输到线上并达到负载处,但是有一部分被反射了。

如果源端与负载端具有相同的阻抗,反射就不会发生。

5.串扰(Crosstalk)串扰是两条信号线之间的耦合。

信号线之间的互感和互容引起线上的噪声。

容性耦合引发耦合电流,而感性耦合引发耦合电压。

6.过冲(Overshoot)过冲就是第一个峰值或谷值超过设定电压。

对于上升沿是指最高电压,而对于下降沿是指最低电压。

过分的过冲能够引起保护二极管工作,导致过早地失效。

7.下冲(Undershoot)下冲是指下一个谷值或峰值。

过分的下冲能够引起假的时钟或数据错误(误操作)。

8.电路延迟指信号在器件内传输所需的时间(T pd)。

例如,TTL的电路延迟在3 ~ 20nS 范围。

9.边沿时间器件输出状态从逻辑低电平跃变到高电平所需要的时间(信号波形的10~90%),通常表示为上升沿(T r)。

器件输出状态从逻辑高电平下降到低电平所需要的时间(信号波形的90~10%),通常表示为下降沿(T f)。

10.占空比偏斜信号传输过程中,从低电平到高电平的转换时间与从高电平到低电平的转换时间之间的差别,称为占空比偏斜。

TTL和CMOS信号的占空比偏斜问题较为突出,主要是因为其输出的上升沿和下降沿延迟不同。

信号完整性分析

信号完整性分析

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信号完整性分析在高速数字系统中 的应用
信号完整性分析在数字信号处理系 统中的应用
高速数字接口设计
应用场景:高速数字接口设计是信号完整性分析的重要应用场景之一
设计目标:保证信号传输的稳定性和可靠性
设计挑战:高速数字接口设计面临着信号传输速度、信号完整性、信号干扰等问题
建立信号完整 性分析的数学 模型
验证模型的准 确性和可靠性
优化模型,提 高分析结果的 准确性和可靠 性
仿真分析
仿真模型搭建:根 据实际电路搭建仿 真模型
仿真参数设置:设 置仿真参数,如频 率、阻抗等
仿真结果分析:分 析仿真结果,如信 号质量、时延等
仿真优化:根据仿 真结果进行优化, 如调整电路参数、 增加滤波器等
结果解读与优化建议
结果解读:根据分析结果,判断信号的完整性 优化建议:针对分析结果,提出针对性的优化方案 实施方案:根据优化建议,制定实施计划并执行 效果评估:对优化后的信号进行再次分析,评估优化效果
信号完整性分析的 应用场景
高速数字系统设计
信号完整性分析在数字电路设计中 的应用
信号完整性分析在数字通信系统中 的应用
信号完整性分析的 流程
确定分析目标
确定信号完整性分析的目标, 如提高信号传输质量、降低信 号干扰等
确定分析的范围,如系统级、 模块级、芯片级等
确定分析的指标,如信号传输 延迟、信号抖动、信号失真等
确定分析的方法,如仿真分析、 实验验证等
建立模型
确定信号完整 性分析的目标 和需求
收集和分析信 号完整性相关 的数据
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信号完整性分析
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集成电路设计中的信号完整性

集成电路设计中的信号完整性

集成电路设计中的信号完整性集成电路(IC)设计是现代电子工程的核心。

随着技术的进步,集成电路的复杂性不断增加,这给信号完整性(SI)带来了更大的挑战。

信号完整性是指信号在传输过程中保持其完整性和正确性的能力。

在集成电路设计中,信号完整性是一个至关重要的因素,因为它直接影响到系统的性能和可靠性。

信号完整性问题的产生信号完整性问题的产生主要是由于集成电路中的传输线路特性以及电磁干扰。

传输线路的特性会导致信号在传输过程中发生失真,而电磁干扰则会引起信号的噪声。

这些失真和噪声会影响到信号的质量和性能。

传输线路特性集成电路中的传输线路主要包括导线和连接器。

这些传输线路的特性会影响信号的传输。

例如,导线的电阻会导致信号的延迟,而导线的电感会导致信号的衰减。

此外,传输线路的阻抗不匹配也会引起信号的反射和衰减。

电磁干扰电磁干扰是指外部电磁场对信号的影响。

在集成电路中,电磁干扰主要来自于电源线、信号线和其他电子元件。

电磁干扰会引起信号的噪声,从而影响信号的质量和性能。

信号完整性分析的方法为了确保信号完整性,集成电路设计人员需要进行信号完整性分析。

信号完整性分析主要包括时域分析和频域分析两种方法。

时域分析时域分析是一种基于时间的方法,用于分析信号在时间上的行为。

时域分析的主要工具是示波器和信号分析仪。

通过时域分析,设计人员可以观察信号的波形,从而确定信号是否发生了失真或噪声。

频域分析频域分析是一种基于频率的方法,用于分析信号在频率上的行为。

频域分析的主要工具是频谱分析仪。

通过频域分析,设计人员可以确定信号的频率成分,从而确定信号是否受到了电磁干扰。

信号完整性设计原则为了确保信号完整性,集成电路设计人员需要遵循一些基本的设计原则。

最小化导线长度导线长度是影响信号传输延迟和衰减的主要因素。

因此,设计人员应该尽量减少导线的长度,以降低信号传输的延迟和衰减。

匹配阻抗为了减少信号的反射和衰减,设计人员应该确保传输线路的阻抗与信号源和负载的阻抗相匹配。

信号完整性的基本概念

信号完整性的基本概念

信号完整性的基本概念1.信号完整性(Signal Integrity):就是指电路系统中信号的质量,如果在要求的时间内,信号能不失真地从源端传送到接收端,我们就称该信号是完整的。

2.传输线(Transmission Line):由两个具有一定长度的导体组成回路的连接线,我们称之为传输线,有时也被称为延迟线。

3.集总电路(Lumped circuit):在一般的电路分析中,电路的所有参数,如阻抗、容抗、感抗都集中于空间的各个点上,各个元件上,各点之间的信号是瞬间传递的,这种理想化的电路模型称为集总电路。

4.分布式系统(Distributed System):实际的电路情况是各种参数分布于电路所在空间的各处,当这种分散性造成的信号延迟时间与信号本身的变化时间相比已不能忽略的时侯,整个信号通道是带有电阻、电容、电感的复杂网络,这就是一个典型的分布参数系统。

5.上升/下降时间(Rise/Fall Time):信号从低电平跳变为高电平所需要的时间,通常是量度上升/下降沿在10%-90%电压幅值之间的持续时间,记为Tr。

6.截止频率(Knee Frequency):这是表征数字电路中集中了大部分能量的频率范围(0.5/Tr),记为Fknee,一般认为超过这个频率的能量对数字信号的传输没有任何影响。

7.特征阻抗(Characteristic Impedance):交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗,也称为浪涌阻抗,记为Z0。

可以通过传输线上输入电压对输入电流的比率值(V/I)来表示。

8.传输延迟(Propagation delay):指信号在传输线上的传播延时,与线长和信号传播速度有关,记为tPD。

9.微带线(Micro-Strip):指只有一边存在参考平面的传输线。

10.带状线(Strip-Line):指两边都有参考平面的传输线。

11.趋肤效应(Skin effect):指当信号频率提高时,流动电荷会渐渐向传输线的边缘靠近,甚至中间将没有电流通过。

信号完整性分析

信号完整性分析

人们关注信号完整性问题,该问题源于奇怪的设计失败。

当时,美国硅谷一家著名的图像检测系统制造商早在七年前就成功设计,制造并投放市场,但是最近在生产线上下架的产品存在问题,并且新产品无法正常工作。

这是20MHz的系统设计,似乎没有必要考虑高速设计问题。

使产品设计工程师感到困惑的是,新产品没有任何设计修改,甚至采用的组件模型也与原始设计的要求一致。

唯一的区别是IC制造技术的进步。

新的设备技术使每个新生产的芯片都成为高速设备,而这些高速设备的应用中的信号完整性问题导致系统故障。

随着集成电路(IC)开关速度的提高,信号的上升和下降时间迅速缩短。

无论信号频率如何,该系统都将成为高速系统,并且将出现各种信号完整性问题。

在高速PCB系统的设计中,信号完整性问题主要体现为:工作频率的提高和信号上升/下降时间的缩短会减小系统的时序裕度,甚至引起时序问题。

传输线效应导致传输过程中的噪声容忍度,单调性甚至逻辑错误。

信号之间的串扰随着信号边缘时间的减少而增加。

并且,当信号边缘时间接近0.5ns或更小时,电源系统的稳定性降低并且发生电磁干扰。

信号完整性的含义信号完整性(简称SI)是指信号从驱动端沿传输线到达接收端后的波形完整性。

也就是说,信号在电路中以正确的时序和电压响应的能力。

如果电路中的信号能够以所需的时序,持续时间和电压幅度到达IC,则电路具有更好的信号完整性。

相反,当信号无法正常响应时,就会出现信号完整性问题。

广义上,信号完整性问题是指高速产品中互连线引起的所有问题,主要表现在五个方面:(1)延误。

延迟是指当信号以有限的速度在PCB导体上传输时,从驱动端到接收端的传输延迟。

信号延迟将影响系统的时序。

在高速PCB设计中,传输延迟主要取决于导体的长度和导体周围介质的介电常数。

(2)反思。

当传输线的特征阻抗与负载阻抗不匹配时,一部分能量将在信号到达接收端后沿传输线反射回去,从而导致信号波形失真,甚至导致信号过冲和下冲。

如果信号在传输线上来回反射,则会发生振铃和周围振荡。

图讲信号完整性

图讲信号完整性

信号完整性基础信号完整性问题过冲(overshoot/undershoot)振铃(ringing/ring back)非单调性(non-monotonic)码间串扰(ISI)同步开关噪声(SSN)噪声余量(noise margin)串扰(crosstalk)信号完整性(Signal Integrity)主要包括以下几方面问题:1.过冲(Overshoot/Undershoot)一般IC对于过冲的高度和宽度的容忍度都有指标。

因为过冲会使IC内部的ESD防护二极管导通,通常电流有100mA左右。

信号长期的过冲会使IC器件降质,并是电源噪声和EMI的来源之一。

2. 振铃(Ringing/Ring Back)振铃会使信号的threshold域值模糊,而且容易引起EMI。

3.非单调性(Non-monotonic)电平上升过程中的平台会产生非单调性,这有可能对电路有危害,特别是针对异步信号如:Reset、Clock等会有影响。

4. 码间串扰(ISI)主要是针对高速串行信号。

其产生的本质是前一个波形还没有进入稳态,另外也有可能是传输线对不同频率衰减不同所造成的。

一般通过眼图来观察,方法是输入一伪随机码,观察输出眼图。

5. 同步开关噪声(SSN)同步开关噪声会使单根静止的信号线上出现毛刺?V,另外还会影响输入电平的判断。

SSN的另一种现象是SSO(同步开关输出),这会使得传输线的特性如阻抗、延时等特性发生改变。

6. 噪声裕量(Noise Margin)控制噪声余量的目的是防止外界干扰,用于克服仿真没有分析到的一些次要因素。

一般对于TTL信号应留有200~300mV的余量。

7. 串扰(Crosstalk)串扰主要有线间串扰、回路串扰、通过平面串扰(常见于数模混合电路)三种形式。

通常示波器所观察到的数字信号。

图中为各相关的信号完整性参数:•Overshoot、Undershoot指信号的过冲。

•Ringback 指信号的振铃。

时序分析--信号完整性问题(SI)(转载)

时序分析--信号完整性问题(SI)(转载)

时序分析--信号完整性问题(SI)(转载)时序分析1. 共同时钟系统所谓共同时序系统就是指驱动端和接收端的同步时钟信号都是由⼀个系统时钟发⽣器提供。

图1就是⼀个典型的共同时钟系统的⽰意图,在这个例⼦中,驱动端向接收端传送数据,我们可以将整个数据传送的过程考虑为三个步骤:1. 核⼼处理器提供数据;2.在第⼀个系统时钟上升沿到达时,DRIVER将数据Dp锁存⾄Qp输出;3.Qp沿传输线传送到接收端触发器的Dc,并在第⼆个时钟上升沿到达时,将数据传送到RECEIVER内部。

⼀般来说,标准普通时钟系统的时钟信号到各个模块是同步的,即图中的Tflight clka和Tflight clkb延时相同。

通过分析不难看出,整个数据从发送到接收的过程需要经历连续的两个时钟沿,也就是说,如果要使系统能正常⼯作,就必须在⼀个时钟周期内让信号从发送端传输到接收端。

如果信号的传输延迟⼤于⼀个时钟周期,那么当接收端的第⼆个时钟沿触发时,就会造成数据的错误读取,因为正确的数据还在传输的过程中,这就是建⽴时间不⾜带来的时序问题。

⽬前普通时序系统的频率⽆法得到进⼀步提升的原因就在于此,频率越⾼,时钟周期越短,允许在传输线上的延时也就越⼩,200-300MHz已经⼏乎成为普通时序系统的频率极限。

那么,是不是传输延时保持越⼩就越好呢?当然也不是的,因为它还必须要满⾜⼀定的保持时间。

在接下来⼏节⾥,我们就建⽴和保持时间来分析⼀下时序设计需要考虑的⼀些问题以及正确的系统时序所必须满⾜的条件。

1.1 时序基本参数对于时序问题的分析,我们⾸先要清楚地理解相关的⼀些时序参数的具体含义,⽐如Tco,缓冲延时,传播延迟,最⼤/⼩飞⾏时间,建⽴时间,保持时间,建⽴时间裕量,保持时间裕量,时钟抖动,时钟偏移等等,如果对这些参数的概念理解不深刻,就很容易造成时序设计上的失误。

⾸先要阐明的是Tco和缓冲延时(buffer delay)的区别。

从定义上来说,Tco是指时钟触发开始到有效数据输出的器件内部所有延时的总和;⽽缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间。

现代电路设计中的信号完整性分析

现代电路设计中的信号完整性分析

现代电路设计中的信号完整性分析在当今高度数字化和集成化的电子世界中,电路设计的复杂性日益增加。

信号完整性已经成为确保电子系统可靠运行的关键因素之一。

简单来说,信号完整性指的是信号在传输过程中保持其准确性、完整性和时序特性的能力。

如果信号完整性出现问题,可能会导致系统性能下降、数据错误、甚至系统崩溃。

那么,为什么信号完整性在现代电路设计中如此重要呢?随着电子设备的工作频率不断提高,信号的传输速度也越来越快。

在高速情况下,信号的行为不再像在低速时那样简单和可预测。

例如,信号在传输线上可能会出现反射、串扰、衰减等现象,这些都会影响信号的质量。

反射是信号完整性中的一个常见问题。

当信号在传输线的终端遇到阻抗不匹配时,就会发生反射。

这就好像声音在一个封闭的房间里反射一样,会产生回声。

在电路中,反射会导致信号的失真和叠加,可能会引起误码或者时序错误。

串扰则是另一个需要关注的问题。

当相邻的传输线之间存在电磁场耦合时,就会发生串扰。

一条线上的信号可能会干扰到相邻线上的信号,导致信号的噪声增加,影响系统的性能。

衰减也是不可忽视的。

信号在传输过程中会因为电阻、电容和电感等因素而损失能量,导致信号的幅度减小。

如果衰减过大,可能会使接收端无法正确识别信号。

为了确保信号完整性,电路设计师需要在设计阶段就进行充分的分析和优化。

首先,要合理选择传输线的类型和参数。

不同类型的传输线,如微带线、带状线等,具有不同的特性,适用于不同的应用场景。

同时,传输线的阻抗、长度、宽度等参数也需要根据信号的频率和特性进行精心设计。

其次,布局和布线也是至关重要的。

在电路板上,元件的布局应该尽量减小信号传输的路径长度,减少反射和串扰的可能性。

布线时,要遵循一定的规则,如保持传输线之间的间距、避免直角转弯等。

电源和地的设计也会影响信号完整性。

稳定的电源供应是保证电路正常工作的基础,而良好的接地可以减少噪声和干扰。

在进行信号完整性分析时,通常会使用一些专业的工具和技术。

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反射和失真使信号质量下降。一些情况下,它们看起来 就像是振铃。引起信号电平下降的下冲可能会超过噪声容 限,造成误触发。图 8.1 示例了短传输线末端由阻抗突变 造成的反射噪声。
Voltage, V ── 电压,V
time,nsec ──时间,ns
图 8.1 在 1 in 长、阻抗可控互连线的接收端,由于阻抗不匹配和 多次反射而产生的“振铃”噪声。
第二种特殊情况是传输线的末端与返回路径相短路, 即末端阻抗为 0。反射系数为(0 - 50) /(0 + 50) = -1。 1V 入射信号到达远端时,产生-1V 反射信号向源端传播。 短路突变处测得的电压为入射电压与反射电压之和, 即 1V + -1V=0。这是合理的,因为如果此处是严格按定义 规定的短路,短路点两侧不可能有电压差。此处电压为 0V 的原因就是它是从源端出发的正向行波和返回源端的负向 行波之和。
高速电路与系统互连设计中 信号完整性(SI)分析
(之9~10[八]:传输线与反射)
李玉山
西安电子科技大学电路CAD研究所
8.0
提示
引言
如果信号沿互连线传播时所受到的瞬态阻抗发生变化,则一部分信号将
被反射,另一部分发生失真并继续传播下去,这一原理正是单一网络中多数信号完整 性问题产生的主要原因。
―――――――――――――――――――――――――――――――――
reflected ──反射
incident── 入射
measured ──测量
图 8.4 如果区域 2 是开路,则反射系数
经常说信号到达传输线的末端时,其值翻倍。从数值上这是正确的,可实
际上发生的情况并非如此。总电压即两个行波之和虽然是入射电压的两倍,但是这样 说会引起错误的直觉。最好还是把末端电压看作入射电压与反射电压之和。
提示 合电路。

切记在时域中,信号对所受到的瞬态阻抗是十分敏感的,第二个区域可以
不是传输线,它可能是一个有相应阻抗的分立元件,如电阻、电容、电感或它们的组
这意味着在开路端将产生与入射波大小相同、方向相 反——返回源端的反射波。 如果观察传输线的末端——开路端的总电压,就会看 到它是两个波的叠加。一个是幅度为 1V 的信号向开路端传 播,同时另一个也是 1V 信号,但它向相反的方向传播。测 量开路端的电压,得到这两个电压之和,即 2V,如图 8.4 所示。
8.2
反射形成机理
反射系数描述了反射回源端的那部分电压。传输系数 描述了通过交界面进入第二区域的入射电压。 在高速电路板设计中四个设计要素: 1. 使用可控阻抗互连线(一致性); 2. 传输线两端至少有一个终端匹配; 3. 采用令多分支影响最小化的布线拓扑结构; 4. 几何结构的不连续(突变)最小化。
Vinc Vtrans Vinc Vtrans Z1 Z1 Z2
对上式通分、化简后可得: (8.11) 没有人知道到底是什么产生了反射电压?只是知道当 产生之后,只有这样交界面两侧的电压才可以相等,交界 面处的电压才是连续的。同样,在交界面两侧也存在电流 回路,电流也是连续的。这样,整个系统也才是平衡的(有 点唯心主义的解释)。
两个区域的阻抗差异越大, 反射信号量就越大。 例如, 如果 1V 信号沿特性阻抗为 50的传输线传播,其所受到的 瞬态阻抗为 50,当它进入特性阻抗为 75的区域时,反 射系数为(75-50)/(75+50)= 20%,反射电压为 20%×1V= 0.2v。 频域中, 所有波形都为正弦波, 每个正弦波都将反射, 而且反射波的幅度和相位也可以从该关系式中计算出来。
Open Circuit Voltage, V
── 开路 ──电压,V
Driving 10
── 驱动
time,nsec ──时间,ns
图 8.8 驱动器分别连接 10k和 10电阻时的输出电压。由这两个 电压计算驱动器内阻。用 Hyperlynx 仿真 CMOS IBIS 驱动器模型。
8.5
只要信号遇到瞬态阻抗突变,反射就会发生。这可能是 在线末端,或者是互连线拓扑结构发生改变的任何地方,如 拐角、过孔、T 型结构、接插件和封装处。
提示 阻抗恒定。
为了得到最优的信号质量, 设计互连线的目的就是尽可能保持信号受到的
这里第一层的含义是,要保持互连线的特性阻抗恒定。 因此,制造阻抗可控电路板变得越来越重要。减小桩线长 度、使用菊花链代替分支结构、使用真正的点对点拓扑结 构等设计技巧,都是为了保持瞬态阻抗恒定。 第二层的含义是,改进拓扑结构设计并增加分立电阻 元件应对阻抗的突变,从而保证信号受到的瞬态阻抗恒定。
8.1
阻抗变化处的反射
无论什么原因使瞬态阻抗发生了改变,部分信号将沿 着与原传播方向相反的方向反射,而另一部分将继续传播, 但幅度有所改变。将瞬态阻抗发生改变的地方称为阻抗突 变,或简称突变。 反射信号的量值由瞬态阻抗的变化量决定,如图 8.2 所 示。如果第一个区域瞬态阻抗是 Z1,第二个区域是 Z2,则
提示
当区域 2 的阻抗小于区域 1 的阻抗时, 电阻两端的电压总是小于入射电压。
图 8.6 给出了 1V 入射信号在终端测得的电压值。
Voltage Across Termination, v ──终端负载两端的电压,v Termination Impedance, Ohms ──终端阻抗,
图 8.6
反射信号与入射信号幅值之比为(后面的 8.10 式给出证明):
(8.1) 其中: Vr 反射电压 Vi 入射电压 Z1 信号最初所在区域的瞬态阻抗 Z2 信号进入区域 2 时的瞬态阻抗 ρ 反射系数
incident ──入射
reflected── 反射
transmitted── 传输
图 8.2 只要信号受到的瞬态阻抗发生改变,就会有一些反射信号, 同时继续传输的信号也有一定的失真
1V 入射信号,终端电压值。为入射波与反射波之和。
我们常常说采用源端匹配较好,为什么?假设源端不匹 配(假设传输线特性阻抗为 50,源内阻为 10),而终端 匹配(终端负载为 50)。此时,因为传输线上电压分压的 关系,终端实际电压反而不到 1V(为 1V〃(50/60)=5/6V)。 另外, 终端常常天生的, 或者是要求高阻负载, 不易匹配。 相反,对于 1V 的信号源,当源端单端匹配(50),而终 端开路时(阻抗很大,例如 CMOS 输入阻抗为 20K,可以认 为近似于开路), 传输线分压所得的 1/2V 在终端翻番成 1V。 当反射波返回源端时即被吸收,不再形成振铃。因此,终 端波形为 1V 的阶跃函数。
(8.12)
其中: Rs 驱动器内阻 Rt 输出端连接的终端电阻 Vo 驱动器的开路输出电压 Vt 终端电阻两端的电压
图 8.7 接有终端电阻的输出驱动器简单模型。
图 8.8 给出了用 CMOS 驱动器模型仿真的输出电压。其 中,开路电压为 3.3v,连接的 10电阻两端电压为 1.9v。 由上式可以计算出内阻:10×(3.3V/1.9V-1)=7.3。
假设传输线的末端是开路,1ns 后在线末端,测得开 路两端的总电压为两个波之和, 0.84V +0.84V=1.68V。 即 再经过 1ns 后,0.84V 反射波到达源端,又一次遇到 阻抗突变。 源端的反射系数是(10 - 50)/(10+50)=- 0.67, 这时将有 0.84V×(-0.67)=-0.56V 反射回线远端。当然, 这个新产生的波又会从远端反射回源端, 即-0.56V 电压将 被反射回来。线远端开路处将同时测得四个波:从一次行 波中得到 2×0.84 V=1.68 V,从二次反射中得到的 2× (-0.56)=-1.12 V,故总电压为 0.56 V。
最后一种特殊情况是传输线末端所接阻抗与传输线的 特性阻抗相匹配。如果传输线的末端连接 50Ω电阻,则反 射系数为(50-50)/(50-50)=0,此时不会存在反射电压, 50Ω电阻两端的电压就仅是入射信号。 当末端为一般电阻性负载时,信号所受到的瞬态阻抗 在 0 到无穷之间,这样,反射系数在-1 到+1 之间。图 8.5 给出了 50Ω传输线的终端电阻与反射系数之间的关系。
(8.3) 每个区域中的阻抗值为该区域中电压与电流的比值: (8.4) (8.5) (8.6) 将这几个表达式代入电流表达式(8.3)中,得到: (8.7)
将(8.2)式代入上式的右端可得: (8.8) 即: (8.9) 最终可得: (8.10) 这就是反射系数的定义(即(8.1)式)。用同样的方法可 以很容易推导出传输系数 t。将根据(8.2)式得出的 Vrefl, 代入(8.7)式可得:
8.3
电阻性负载的反射
特性阻抗是纯电阻性质,它只是反映出上面电压电流 的同相特点。它的值与频率几乎无关,各种频率的信号都 会发生反射。传输线的终端匹配有三种最重要的特殊情况。 现假设传输线的特性阻抗是 50Ω,信号由源端沿传输线到 达有特殊终端的远端。 首先,如果传输线的终端为开路,即传输线的末端没 有连接任何终端,则末端的瞬态阻抗是无穷大。这时,反 射系数为(无穷-50)/(无穷+50)=1。
8.4
求解驱动源内阻抗
典型的 CMOS 器件,内阻在 5Ω到 20Ω之间。TTL 门的 阻抗高达 100Ω。 当反射波最终到达源端时, 它将源端的输 出阻抗作为瞬态阻抗。 假设器件等效电路模型为理想电压源与内阻串联,如 图 8.7 所示。 当它驱动一个高阻抗时,可以得到源输出电压。如果 在输出端串联一个 Rt=10Ω的小电阻,测量该电阻电压 Vt, 可以计算出驱动器内阻 Rs:
产生反射信号是为了满足两个重要的边界条件。 在交界面处,无论是从区域 1 还是从区域 2 看过去, 交界面两侧的电压和电流都必须是相同的。 边界处不可能出现电压不连续,否则此处会有一个无 限大电场;也不可能出现电流不连续,否则会有一个无限 大的磁场。
假如没有产生返回源端的反射电压,同时又要维持分 界面两侧的电压和电流相等,就需要关系式 V1=V2,I1=I2。 而 I1=V1/Z1,I2=V2/Z2 同时成立,显然,当两个区域的阻抗不 同时,这四个关系式绝不可能同时成立。 为了使整个系统协调稳定,区域 1 中产生了一个反射 回源端的电压。它的唯一目的就是吸收入射信号和传输信 号之间不匹配的电压和电流,如图 8.3 所示。
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