折叠式共源共栅运算放大器设计
折叠式共源共栅运算放大器设计
折叠式共源共栅运算放大器目录一．摘要 (2)二．电路设计指标 (3)三．电路结构 (3)四．手工计算 (7)五．仿真验证 (10)六．结论 (12)七．收获与感悟 (12)八．参考文献 (13)摘要运算放大器在现代科技的各个领域得到了广泛的应用，针对不同的应用领域出现了不同类型的运放。
本文完成了一个由pmos作输入的放大器。
vdd为3.3v，负载电容为1pf，增益Av 大于80dB，带宽GBM大于100MHz的放大器。
输出级采用共源级结构以提高输出摆幅及驱动能力，为达到较宽的带宽，本文详细分析推导了电路所存在的极零点，共源共栅镜像电流源产生Ibias。
选择P沟道晶体管的宽度和长度，使得它们的m g 和ds r 与N沟道晶体管的情况相匹配。
关键字：运算放大器、共源共栅级、极点AbstractOperation amplifiers are widely used in many field s nowadays。
All kinds of differential operation amplifiers appear f6r special application．One basic cell of which is fully differential operation amplifiers is designed in the thesis．Power Supply 3.3v，load capacitor 1pf，Gain＞80dB，GBM＞100MHz。
The output stage is common source amplifier for getting proper DC operation point，for the purpose of wider bandwidth，we carefully analysis the pole and zero in the circuit ，use common source common gate as current Ibias。
折叠式共源共栅运算放大器设计说明
折叠式共源共栅运算放大器设计说明一、设计原理二、设计步骤1.确定规格要求：根据实际应用需求确定输入阻抗、输出阻抗、增益、带宽等参数。
2.选择管子：根据需求选择合适的场效应管。
通常选择具有良好参数的MOS管，如低频用的2N7000，高频用的BF861A等。
3.设计共源级：首先设计共源级，这是整个电路的放大核心。
根据增益要求和输入阻抗要求，确定共源电阻的值，再根据场效应管的参数计算源极电流和电压。
同时，要保证共源级的电流和电压工作在合适的范围内，不引起过大的功耗和失真。
4.设计共栅级：共栅级起到输出驱动的作用，可以提供较低的输出阻抗。
根据输出阻抗和带宽要求，选择合适的共栅电阻值和驱动电路的参数。
同时要注意共栅级的工作点和共源级的匹配，以保证电路的整体性能。
5.接入电源电压：根据电路需求，确定合适的电源电压。
注意电源电压的选择要与场效应管的参数相匹配，避免电压过高或过低导致管子失效或工作不稳定。
6.进行仿真和调试：在完成电路设计后，进行电路仿真和调试，检查电路的增益、带宽等参数是否满足设计要求。
可以使用SPICE电路仿真软件进行仿真，根据仿真结果对电路进行调整和优化。
7.布局和绘制电路板：根据电路设计，进行布局和绘制电路板。
布局过程中要注意相邻元件的干扰和电路的稳定性。
绘制电路板时要保持线路的规整和排布的合理性。
8.组装和测试：完成电路板制作后，进行元件的组装和焊接。
然后进行电路的测试和调试，检查电路的工作状态和各项指标是否满足要求。
三、注意事项1.设计时要考虑到电压的限制，避免电路失效或工作不稳定。
2.选择合适的场效应管，根据具体需求选择低频或高频的管子。
3.设计时要注意电路整体性能，使其在增益、带宽等方面满足要求。
4.在进行仿真时，要根据仿真结果对电路进行调整和优化，确保电路性能达到最佳状态。
5.布局和绘制电路板时要注意干扰和稳定性，保持线路的规整和排布的合理性。
6.组装和测试时要仔细检查，确保电路的工作状态和各项指标达到要求。
折叠式共源共栅cmos运算放大器的设计与优化
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采用折叠式共源共栅结构实现高速CMOS全差分运算放大器的设计
采用折叠式共源共栅结构实现高速CMOS全差分运算放大器的设计“随着数／模转换器（DAC）、模／数转换器（ADC）的广泛应用，高速运算放大器作为其 部件受到越来越广泛的关注和研究。
速度和 是模拟集成电路的2个重要指标，然而速度的提高取决于运放的单位增益带宽及单极点特性并相互制约，而 则与运放的直流增益密切相关。
在实际应用中需要针对运放的特点对这2个指标要进行折衷考虑。
1运放结构与选择根据需要，本文设计运算放大器需要在较低的电压下能有大的转换速率、快的建立时间，同时要折衷考虑增益与频率特性及共模抑制比（CMRR）和电源抑制比（PSRR）等性能。
常见的用于主运放设计的结构大致可分3种：两级式（TwoStage）结构、套简式共源共栅（TelescopicCascode）结构及折叠式共源共栅（FoldCascode）结构。
两级式结构的第1级可提供高的直流增益，而第2级提供大的输出摆幅。
但由于第2级电流很大，故使得运放功耗大大增加，同时由于级联而多产生一个非主极点，速度及带宽都有所降低，需进行频率补偿，这样不仅增加的设计复杂度还会大大影响运放的速度；套简式共源共栅结构由于只有2条支路，功耗为三者 ，频率特性 ，但由于需要层叠多级管子，导致输出摆幅很低，在低电压工作下很难正常工作，并且输入输出端不能短接；而折叠式共源共栅结构的各参数特性介于前两者之间，增益基本与套简式共源共栅相同而低于两级运放，虽为4条支路，功耗及频率特性均远好于两级运放，输出摆幅大于套筒式共源共栅结构，输入输出可以短接且输入共模电平更容易选取并可接近电源供给的一端电压。
经综合考虑，本设计采用折叠式共源共栅结构作为主运放。
2主运放分析2．1全差分折叠式共源共栅全差分运放即指输入和输出都是差分信号的运放，其优点为能提供更低的噪声，较大的输出电压摆幅和共模抑制比，可较好地抑制谐波失真的偶数阶项等。
虽然NMOS管中载流子迁移率较大，作为输入器件可达到更高的增益，但付出的代价是折叠点上的极点更低而导致相位裕度下降且噪声更大。
一种折叠共源共栅运算放大器的设计
一种折叠共源共栅运算放大器的设计关键词：运算放大器，ADC, DAC,模拟集成电路，混合信号集成电路，跨导运算放大器，共源共栅1 引言随着集成电路技术的不断发展，高性能运算放大器广泛应用于高速模/数转换器（ADC）、数/模转换器（DAC）、开关电容滤波器、带隙电压基准源和精密比较器等各种电路系统中，成为模拟集成电路和混合信号集成电路设计的核心单元电路，其性能直接影响电路及系统的整体性能，高性能运算放大器的设计一直是模拟集成电路设计研究的热点之一，以折衷满足各种应用领域的需要。
许多现代集成CMOS运算放大器被设计成只驱动电容负载。
有了这样只有电容的负载，对于运放放大器，就没有必要使用电压缓存器来获得低输出阻抗，因此，有可能设计出比那些需要驱动电阻负载的运算放大器具有更高速度和更大的信号幅度的运算放大器。
通过在一个只驱动电容负载的运算放大器输出端只有一个高阻抗节点，可以获得这些提高，这些运算放大器在其他节点看到的导纳与MOS管的跨导在一个量级上，因此他们具有低阻抗。
有了所有相对低阻抗的内部节点，运算放大器的速度得到最大化，这里还应该提到的是：这些低节点阻抗使得所有节点而不是输出节点的电压信号降低，然而，各种晶体管的电流信号可能非常大，对这些运算放大器，应看到补偿通常是由负载电容达到的，这样，当负载电容变大，运算放大器通常变得更稳定也更慢，这些现代晶体管最重要的参数之一是他们的跨导值（即输出电流和输入电流的比）。
因此，一些设计者称这些现代运算放大器为跨导运算放大器或者运算跨导放大器（OTA）。
在各种OTA结构中，折叠共源共栅运放结构的运算放大器可以使设计者优化二阶性能指标，这一点在传统的两极运算放大器中是不可能的，特别是共源共栅技术对提高增益、增加PSRR值和在输出端允许自补偿是有用的。
这种灵活性允许在CMOS工艺中发展高性能无缓冲运算放大器，目前，这样的放大器已被广泛应用无线电通信的集成电路中。
本文介绍的运放是一种采用TSMC 0.18 μm Mixed Signal SALICIDE（1P6M，1.8V/3.3V）CMOS工艺的折叠共源共栅运放，并对其进行了DC，AC及瞬态分析，最后与设计指标进行比较。
折叠共源共栅单级运算放大器设计
折叠共源共栅单级运算放大器设计折叠共源共栅单级运算放大器（FCSG）是一种常用的放大器电路，在电子电路设计和微电子技术中具有广泛的应用。
它是由共源放大器和共栅放大器组成的，可以实现高放大增益、宽带、低噪声和低功耗等特性。
FCSG电路的基本原理是，共源放大器用来实现信号的放大和匹配，而共栅放大器则承担了放大器的输出任务。
在FCSG电路中，信号来源将直接连接到共源极，而输出信号则从共栅极获取。
折叠共源共栅单级运算放大器的设计是一个复杂的过程，需要注意以下几个关键因素：1.电路的电流：FCSG电路的电流是非常重要的参数，因为它决定了电路的增益和功耗。
因此，在设计FCSG电路时，必须考虑到电流大小及其对电路性能的影响。
2.电路的电容：FCSG电路的电容也是关键的因素，它决定了电路的带宽和响应速度。
在FCSG电路设计时，需要合理地规划电容大小和放置位置，以确保电路性能的最佳效果。
3.电路的阻抗匹配：FCSG电路需要从信号源中获取信号，因此必须考虑电路的阻抗匹配问题。
如果电路的输入阻抗和信号源的输出阻抗不匹配，将会影响电路性能。
因此，在FCSG电路设计中，需要使用适当的匹配电路来解决这个问题。
4.电路的噪声：FCSG电路中的噪声也是设计考虑的重要因素之一。
由于FCSG电路通常用于低噪声电路设计，因此需要对电路的噪声进行特殊处理，例如选择低噪声元器件和合理的电路布局等。
总的来说，折叠共源共栅单级运算放大器的设计需要综合考虑电路的电流、电容、阻抗和噪声等因素，以最大程度地实现电路性能的优化。
在实际应用中，还需要结合具体的应用场景和要求，进行合理的电路设计和优化。
采用折叠式共源共栅结构实现高速CMOS全差分运算放大器的设计
采用折叠式共源共栅结构实现高速CMOS全差分运算放大器的设计折叠式共源共栅结构是一种常用于高速CMOS全差分运算放大器设计的电路结构。
它结合了共源和共栅结构的优点，在设计高速差分运算放大器时具有重要的应用价值。
在设计高速CMOS全差分运算放大器时，首先需要确定电路的工作频率和增益要求。
然后，根据设计要求选择合适的MOS管尺寸以及电路拓扑结构。
在采用折叠式共源共栅结构之前，我们先来了解一下共源和共栅结构的特点。
共源结构是一种常见的差分放大器结构，它提供了较大的增益和较高的输入阻抗，但由于电流镜电路(如PMOS电流镜)的引入，使得其增益和频率特性受到限制。
共栅结构是一种常见的高速差分放大器结构，它具有良好的增益和频率特性，但输入阻抗较低。
因此，为了综合考虑增益、频率特性和输入阻抗，我们可以采用折叠式共源共栅结构。
折叠式共源共栅结构的基本原理是将两个共源结构和两个共栅结构连接在一起形成一个差分放大器。
其中，一个共源结构用作输入级，另一个共源结构用作输出级。
同时，一个共栅结构用于提供增益，另一个共栅结构用于提供带宽。
具体来说，折叠式共源共栅结构的输入级包含一个共源结构和一个共栅结构。
其中，共源结构的输入端连接输入信号，输出端通过一个电流源连接到共源结构的源极。
共栅结构通过一个电流源连接到共源结构的源极。
这样，共源结构和共栅结构共同构成输入级。
折叠式共源共栅结构的输出级也包含一个共源结构和一个共栅结构。
其中，共源结构的源极通过一个电流源连接到地，栅极接受输入信号。
共栅结构的源极通过一个电流源连接到共源结构的源极。
这样，共源结构和共栅结构共同构成输出级。
在折叠式共源共栅结构中，输入级的共源结构和共栅结构提供了较大的增益和较高的输入阻抗，输出级的共源结构和共栅结构提供了较大的带宽和较低的输出阻抗。
通过适当选择MOS管的尺寸和电流源的电流，可以实现高速差分运算放大器的设计要求。
综上所述，采用折叠式共源共栅结构可以实现高速CMOS全差分运算放大器的设计。
折叠式共源-共栅运算跨导放大器的设计
《IC课程设计》报告折叠式共源-共栅运算跨导放大器的设计姓名：王志伟学号：U200713959班级：0707院系：控制系专业：自动化同组人姓名：田绍宇胡月目录1设计目标 (1)2相关背景知识 (2)3设计过程 (2)3.1 电路结构设计 (2)3.2 主要电路参数的手工推导 (2)3.2.1直流工作点分析 (2)3.2.2带宽分析及原件参数计算 (3)3.2.3直流增益的小信号模型分析 (4)3.3 计算参数验证 (5)4电路仿真 (5)4.1交流特性仿真 (7)4.2最大输出摆幅仿真 (9)4.3共模输出的仿真验证 (11)5讨论 (12)6收获和建议 (13)7参考文献 (14)摘要：折叠式共源共栅结构的运算放大器不仅能提高增益、增加电源电压噪声抑制比、而且在输出端允许自补偿。
1设计目标设计一款折叠式共源-共栅跨导运算放大器（Design a Folded Cascode OTA），其设计指标见表1，参考电路原理图如下图所示，用0.35um coms工艺。
图：折叠式共源-共栅跨导运算放大器设计步骤与要点：1.直流工作点的分析与设计（DC operation point design and analysis）1) 假设所有的MOS管均工作在饱和区，VGS-VT=200mV，VDD=3V，VSS= 0V，计算OTA的最大输出摆幅。
2) 基于0.35 um CMOS工艺，计算和设计MOS管的尺寸，使OTA电路满足最大输出摆幅的要求。
3) 以下数据可供设计参考L1,2,3,4 = Lmin; Lmin= 1μm。
2.在HSpice电路仿真软件，对所设计的电路进行模拟仿真与设计2相关背景知识随着集成电路技术的不断发展，高性能运算放大器得到广泛应用，其性能直接影响电路及系统的整体性能。
折叠式共源共栅运算放大器具有二阶优化性能，因此设计一个实用价值的折叠式共源共栅运算放大器是非常有现实意义的。
CMOS管的参数并不能通过简单的理论计算进行准确的预测，在给定的工艺条件下，理论计算出的管子宽长不考虑实际情况下工艺条件等诸多外界因素，仿真的结果会和设计指标有很大的差距。
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折叠式共源共栅运算放大器目录一．摘要 (2)二．电路设计指标 (3)三．电路结构 (3)四．手工计算 (7)五．仿真验证 (10)六．结论 (12)七．收获与感悟 (12)八．参考文献 (13)摘要运算放大器在现代科技的各个领域得到了广泛的应用，针对不同的应用领域出现了不同类型的运放。
本文完成了一个由pmos作输入的放大器。
vdd为3.3v，负载电容为1pf，增益Av 大于80dB，带宽GBM大于100MHz的放大器。
输出级采用共源级结构以提高输出摆幅及驱动能力，为达到较宽的带宽，本文详细分析推导了电路所存在的极零点，共源共栅镜像电流源产生Ibias。
选择P沟道晶体管的宽度和长度，使得它们的m g 和ds r 与N沟道晶体管的情况相匹配。
关键字：运算放大器、共源共栅级、极点AbstractOperation amplifiers are widely used in many field s nowadays。
All kinds of differential operation amplifiers appear f6r special application．One basic cell of which is fully differential operation amplifiers is designed in the thesis．Power Supply 3.3v，load capacitor 1pf，Gain＞80dB，GBM＞100MHz。
The output stage is common source amplifier for getting proper DC operation point，for the purpose of wider bandwidth，we carefully analysis the pole and zero in the circuit ，use common source common gate as current Ibias。
Choose pmos w/l to make their mg and dsr which can match with nmos。
Kay words：Operation amplifiers、common source common gate、pole二、电路设计指标“理想’’运放具有以下的特性：无限大的输入阻抗和输出电流；无限大的转换速率和开环增益；无噪声、失调、功耗浪费和信号失真；无负载、频率和电源电压的限制川。
事实上，没有运放能达到以上所有的特性。
在实际的设计中，运放参数中的大多数都会互相牵制，这将导致设计变成一个多维优化的问题。
Design an operation amplifier, with PMOS inputPower Supply: VDD = 3.3VLoad Capacitor: COUT = 1pFRequirements:Gain: AV > 10000 (80dB)Gain Bandwidth: GBW > 100MHzPhase Margin: PM 60Slew rate: SR> 10V/usSettling time: <1us三．电路结构原理图绘制如图1，两级运放主体结构可以看成两个单级放大器，折叠共源共栅差分输入级和共源增益输出级, 辅助电路为偏置电路和频率补偿电路. 差分输入级采用折叠共源共栅结构输入对管,PMOS 高摆幅电流镜负载; 共源级采用NMOS 放大管, PMOS 管作有源负载; 输出级驱动电容负载CL;一个电容Cc 构成频率补偿电路.该运放的工作原理: 信号由折叠共源共栅差分对管两端输入, 差模电压被转化为差模电流, 差模电流作用在电流镜负载上又转化成差模电压, 信号电压被第一次放大后由共源共栅结构被转化为单端输出, 随即进入共源级再一次被放大后从漏端输出驱动电容负载.1.电路结构折叠式共源共栅放大器电路图密勒补偿技术在共源共栅运放结构中可以有的两种具体实现形式: 一种形式是将补偿电容Cc 连接在运放输出节点X 与运放第一级输出节点Y 之间,这也是传统的密勒补偿电容的一般的连接方法; 另一种形式是将补偿电容Cc 置于输出节点X 与折叠共源共栅连接形式的第一级中的共源共栅器件的源极节点Z 之间, 前后两种连接方式分别称为直接密勒补偿电路和共源共栅密勒补偿电路.图22.极点分析忽略沟道长度调制效应和体效应以及除密勒电容和负载电容之外的电路寄生电容对电路进行初步分析,可以得到共源共栅密勒补偿的两级运放电路小信号等效电路如图：图3 共源共栅密勒补偿的两级运放电路小信号等效电路可以得到直接密勒补偿电路的传递函数假定其主极点和第一次极点满足这样的关系:, 即主极点远小于第一次极点, 那么主极点为:从而, 第一次极点为; 由上面的传递函数, 还可以得到运放系统的零点为:同理可得, 共源共栅密勒补偿电路( 补偿电容连接在输出节点X 与共源共栅器件MN3 源极节点Y之间) 的传递函熟.第一次极点为，零点为W’z=一般情况下，这是比wz大得多的数值. 主极点不变, 次极点变大的结果是, 系统幅频特性曲线直到次极点处都不变, 相频特性十倍主极点频率之后的部分向高频方向平移. 文中的共源共栅密勒补偿电路将系统RHP 零点相对于直接密勒补偿电路移动到了频率更高的地方, 极大地增加了相位域度, 大大降低了密勒补偿电容形成的前馈通路对系统的不良影响.3.增益分析该运算放大器存在两级：(1)Cascode级增大直流增益(2)共源级放大器增益。
第一级增益: A1=-Gm1Ro1=-gm1（（ro1+ro10）//ro9）第二级增益：A2=-Gm2Ro2=-gm12（ro12//ro13）整个放大器增益A=A1A2=gm1gm12（（ro1+ro10）//ro9）(ro12//ro13)≥80DB4.摆率分析定义转换速率sR：输入级4、相位裕度≥60度，增益带宽积≥100MHZ假设运放只有两个极点。
由于密勒补偿电容Cc的存在，p1和p2将会分开的很远。
假定，这样在单位增益带宽频率处第一极点引入-90度相移，整个相位裕量是60度。
所以第二极点在单位增益带宽频率处的相移是-30度。
PM≥60度，，开环增益A=A1A2=gm1gm12（（ro1+ro10）//ro9）(ro12//ro13)，，为得到高的增益带宽积，应该使非主极点最大化。
(1)补偿电容引入的主极点：(2)输出极点：该极点主要是由输出电容Cl引起的。
5、设计电路的优缺点：1) 优点a. 输入共模范围大。
由于采用了PMOS折叠式差分输入结构，输入共模范围可以做到很大，甚至可以低于地电位VSS。
b. 输出摆幅大。
第一级折叠式差分结构克服了套筒式结构的缺点，输出范围本身就已经可以很大。
同时，有第二级放大结构的存在，输出范围可以进一步增大，以达到全摆幅输出。
c. 开环增益高。
共源共栅结构的输出电阻很高，如果加上自举电路部分则更进一步提高了开环增益。
同时又是两级放大，因此开环增益可以做到很高。
d. 稳定性好。
虽然采用了差转单结构增加了一个镜像极点，但与同时带来的镜像零点共同作用使得其影响可以忽略。
电路中采用了密勒补偿，提高了相位裕度，增加了电路稳定性。
2) 缺点a. 功耗较大。
折叠式差分结构由于增加了一条支路，电源输出电流要更多一些。
同时第二级放大电路为配合频率补偿需要增加其跨导，这也在一定程度上增加了功耗。
b. 结构复杂度较高。
相比于单级放大电路和简单差分结构，这里的电路结构较为复杂，所需的偏置电压也较多，设计起来需要考虑的因素也很多。
四、手工计算1）工艺参数（忽略二级效应）：2) 设定基本参数设计过程中首先设定了密勒电容值Cc≥0.22Cl，为保证全摆幅输出，Cc=10pf。
M13 管的过驱动电压应该很小，因此令偏置电压，而其余偏置电压可粗略设定，通过改变相应管子的尺寸进行细调。
这里设定Vb1=2.2，Vb2=1.4，Vb3=2.0。
3）确定运放偏置电流M10 和M11 两管作为电流源，其流过的电流应足以应付大幅度输入电压的要求，故这里令I10=I11=100uA.4)确定两极跨导值根据设计指标的要求GBW >100MHZ,以及GBW =gm1/(6.28Cc),考虑留有一定裕度，故令gm1=0.283ms.由稳定性要求，，考虑留有一定裕度，故令gm2=5ms.5)确定各管尺寸以下对各管尺寸进行手工推导。
M1、2 管的尺寸：M9 管的尺寸：M10、11 管的尺寸：假定M12 管的过驱动电压为0.3V，得到M12 管的尺寸为：从而确定了于是M13 管的尺寸为：M3、4 管流经的电流,估计其源端电压在0.7V 左右，并考虑衬偏效应，可得到其尺寸为：设定M5、6 管的过驱动电压为0.25V，则其尺寸为：估计M7、8 管的源端电压为2.5V，并考虑衬偏效应，可得到其尺寸为：5) 设计电流镜偏置偏置电路部分的结构是根据具体所需的偏压而设计的。
偏置电路的结构与需要偏置电压的部分应保持结构相同，即采用电流镜结构，这样在温度上升或者阈值电压减小时二者的变化规律一致。
这里需要提及的是V b2 和V b3 两个电压。
首先根据运放中被偏置的电路结构确定V b2 应由PMOS 电流镜偏置，V b3 应由NMOS 电流镜偏置。
而，故采用了原理图中所示的偏置结构，其中M19 管工作在线性区。
另一方面，，故采用了原理图中所示的偏置结构。
为精确得到所需的偏置电压，各管的具体尺寸需要在仿真中不断修改。
五．仿真验证*netlist*Cascode opamp simulation.inc'spice.lib'.option postvinn vinn 0 dc 1 ac 1 0vinp vinp 0 dc 1 ac 0 180vdd vdd 0 3.3cout vout 0 1pM1 n2 vinp n3 vdd cmosp w=400u l=8u M2 n1 vinn n3 vdd cmosp w=400u l=8u M3 n5 b3 n1 0 cmosn w=8u l=1uM4 n4 b3 n2 0 cmosn w=8u l=1uM5 n7 n5 vdd vdd cmosp w=80u l=1uM6 n6 n5 vdd vdd cmosp w=80u l=1uM7 n5 b2 n7 vdd cmosp w=20u l=1uM8 n4 b2 n6 vdd cmosp w=20u l=1uM9 n3 b1 vdd vdd cmosp w=200u l=5u M10 n1 b4 0 0 cmosn w=80u l=2uM11 n2 b4 0 0 cmosn w=80u l=2uM12 vout n4 vdd vdd cmosp w=70u l=2u M13 vout b4 0 0 cmosn w=92.8u l=4ucc vout n2 10pVb1 b1 0 2.2Vb2 b2 0 1.4Vb3 b3 0 2.0Vb4 b4 0 0.92.op.dc vinn 0 3.3 0.1.probe dc v(vout).ac dec 10 1 10G.probe ac vdb(vout) vp(vout) .tran 0.1u 50u.probe tran vdb(vout).pz v(vout) vinn.end输出电压相位和增益波形：输出直流电压图：六、结论1.根据题目要求利用pmos作为输入设计的放大器。