硅集成电路工艺基础复习
硅 集 成 电 路 工 艺 基
绪论：
单项工艺的分类： 1、 图形转换：光刻、刻蚀 2、 掺杂：扩散、离子注入
3、 制膜：氧化、化学气相淀积、物理气相淀积
第2章氧化
SiO 2的作用：
1、 在MOS 电路中作为 MOS 器件的绝缘栅介质，作为器件的组成部分
2、 作为集成电路的隔离介质材料
3、 作为电容器的绝缘介质材料
4、 作为多层金属互连层之间的介质材料
5、 作为对器件和电路进行钝化的钝化层材料
6、 扩散时的掩蔽层，离子注入的 (有时与光刻胶、Si 3N 4层一起使用#阻挡层 热氧化方法制备的 SiO 2
是无
定形
制备二氧化硅的方法：热分解淀积法、溅射法、真空蒸发法、阳极氧化法、化学气相淀积法、热
氧化法；
热氧化法制备的 SiO 2具有很高的重复性和化学稳定性，其物理性质和化学性质不太受湿度和中 等热处理温度的影响。 SiO 2的主要性质： 密度：表征致密程度 折射率：表征光学性质
密度较大的SiO 2具有较大的折射率 、 波长为5500A 左右时，SiO 2的折射率约为1.46
电阻率：与制备方法及所含杂质数量等因素有关，高温干氧氧化制备的电阻率达 1016 Q
介电强度：单位厚度的绝缘材料所能承受的击穿电压
大小与致密程度、均匀性、杂质含量有关一般为
106?10?V/cm (10 1
?1V/nm )
S
介电常数：表征电容性能
C 二；SQ — ( SiO 2的相对介电常数为 3.9)
2
d
腐蚀：化学性质非常稳定，只与氢氟酸发生反应
SiO 2 4HF > SiF 4 2出0
SiF 4 2HF > H 2(SiF 6)… 六氟硅酸 还可与强碱缓慢反应
SiO 2 6HF > 出儕6)2出。
薄膜应力为压应力
晶体和无定形的区别：桥键氧和非桥键氧 桥联氧：与两个相邻的
Si-O 四面体中心的硅原子形成共价键的氧
非桥联氧：只与一个 Si-O 四面体中心的硅原子形成共价键的氧
非桥联氧越多，无定型的程度越大，无序程度越大，密度越小，折射率越小 无定形SiO 2的强度：桥键氧数目与非桥键氧数目之比的函数 结晶态和无定形态区分一一非桥联氧是否存在
cm
杂质分类：网络形成者和网络改变者
网络形成者：可以替代SiO2网络中硅的杂质，即能代替Si— O四面体中心的硅、并能与氧形成网络的杂质
网络改变者：存在于 SiO2网络间隙中的杂质
SiO2作为掩蔽层对硼、磷有效，对钠离子无效
B、P、As等常用杂质的扩散系数小，SiO2对这类杂质可以起掩蔽作用
Ga、某些碱金属（Na）的扩散系数大，SiO2对这类杂质就起不到掩蔽作用
Si热氧化生长SiO2的计算：C si X二C SQ2X O
无定形SiO2的分子密度：C SiO =2.2 1022/cm3
硅晶体的原子密度：C Si=5.0 1022 /cm3
干氧、水汽和湿氧。实际生产采用干氧-湿氧-干氧的方式
1、干氧氧化
①氧化剂：干燥氧气
②反应温度：900?1200 °C
干氧氧化制备的 SiO2的特点：
①结构致密、干燥、均匀性和重复性好
②与光刻胶粘附性好，掩蔽能力强。
③生长速度非常慢
干氧氧化的应用：MOS晶体管的栅氧化层
2、水汽氧化
反应条件：
①氧化剂：高纯水产生的蒸汽
②反应温度：高温
水汽氧化制备的 SiO2的特点：
①SiO2生长速率快
②结构粗糙
3、湿氧氧化
反应条件：
氧化剂：高纯水（95 C左右）+氧气特点：
①生长速率较高
②SiO2结构略粗糙
4、三种氧化法比较
干氧氧化：结构致密但氧化速率极低
湿氧氧化：氧化速率高但结构略粗糙，制备厚二氧化硅薄膜水汽氧化：结构粗糙不可取
热氧化的过程（D-G模型）
①氧化剂从气体内部以扩散形式穿过附面层运动到气体一SiO2
界面，其流密度用F1表示。流密度定义为单位时间通过单位面积的粒子数。
②氧化剂以扩散方式穿过SiO2层（忽略漂移的影响），到达
SiO2 — Si界面，其流密度用 F2表示。
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硅表面附近的杂质浓度比体内还要低。 Ga 镓就属
于这种类型的杂质。 Si-SiO 2界面存在四种电荷 Si- SiO 2界面电荷类型： 可动离子电荷 界面陷阱电荷 氧化层固定电荷 氧化层陷阱电荷 第3章扩散 扩散机构：间隙式
和替位式 1、间隙式扩散：
①定义：间隙式杂质从一个间隙位置到另一个间
隙位置的运动
③ 氧化剂在Si 表面与Si 反应生成SiO 2,其流密度用F 3表示。 ④ 反应的副产物离开界面。
D-G 模型适用氧化层厚度：30nm 热氧化存在两种极限情况 当氧化剂在SiO2中的扩散系数 D SiO 很小时D SQ 2定：k s x 0，则G —? 0, C 。一； C °在这种 极限情况下，SiO 2的生长速率主要由氧化剂在 SiO 2中的扩散速度所决定，故称这种极限情况为
扩散控制。
当氧化剂在SiO 2中的扩散系数 D SQ 很大，则C ^C ^C / 1 k s /h 。在这种极限情况下,
SiO 2生长速率由Si 表面的化学反应速度控制，故称这种极限情况为反应控制 决定氧化速率常数的因素：氧化剂分压、氧化温度 1、氧化剂分压
P g 通过C ”对B 产生影响，B 与P g 成正比关系 2、氧化温度
温度对抛物型速率常数
B 的影响是通过影响 D SiO 产生的，B 三2D SiO
C / N 1
温度对线性速率常数 B / A 的影响是通过影响 k s 产生的 分凝系数，图2.21
分凝系数：掺有杂质的硅在热氧化过程中，在
Si — SiO 2界面上的平衡杂质浓度之比
(a)
当m ：：： 1，在SiO 2中是慢扩散的杂质，也就是说在分凝过程中杂质通过 SiO 2表面损失的很
少，硼就属于这类。再分布之后靠近界面处的 SiO 2中的杂质浓度比硅中高，硅表面附近的浓度
下降。
(b)
当m ：：： 1，在SiO 2中是快扩散的杂质。因为大量的杂质通过
SiO 2表面跑到气体中去，杂质
损失非常厉害，使 SiO 2中杂质浓度比较低，硅表面的杂质浓度几乎降到零。 H 2气氛中的B 就属
于这种情况。
(c) 当m 1，在SiO 2中是慢扩散的杂质，再分布之后硅表面的浓度升高 质。 (d) 当m 1，在SiO 2中是快扩散的杂质，分凝过程中杂质通过
P 磷就属于这种杂
SiO 2表面损失的厉害，最终使
c
jij-i
咖!
② 杂质：Na 、K 、Fe 、Cu 、Au 等元素 ③ 间隙杂质在间隙位置上的势能相对极小， 相邻两间隙位置之间， 对间隙杂质来说是势能极大位
置。势垒高度：W i =0.6~1.2eV
④ 主要与晶格结构与晶向有关，原子密度越大，间隙越小,
⑤运动条件：E W i 跳跃率：R =v 0e "
i/kT
2、替位式扩散：
① 定义：替位式杂质从一个替位位置到另一个替位位置的运动 (a) 直接交换 (b) 空位交换(主要) ② 杂质：III 、丫族元素
③ 对替位杂质来说，在晶格位置上势能相对最低，而间隙处是势能最高位置。势垒高度：
W s
④ 运动条件：E W s ，
平衡时单位体积的空位数为
n = Ne _Wv/kT ， 每个格点上岀现空位的几率为
n / N = e 现/kT ，
扩散方式：恒定表面源和有限表面源(定义和杂质分布形式) 1、恒定表面源扩散
① 定义：在整个扩散过程中，硅片表面的杂质浓度始终不变的扩散
② 边界条件和初始条件： ③ 恒定表面源扩散的杂质分布： ④ 杂质分布形式特点：
在表面浓度C s 一定的情况下，扩散时间越长，杂质扩散的就越深，扩到硅内的杂质数量也就越
多。Qt = C(x,t)dx =
2
C s Dt
、
&
扩到硅内的杂质数量可用高为
C s ，底为2、Dt 的三角形近似；
表面浓度C s 由杂质在扩散温度下的固溶度所决定。而在
900 ~1200 C 内，固溶度变化不大，
可见很难通过改变温度来控制 C s
2、有限表面源扩散
① 定义：扩散之前在硅片表面淀积一层杂质， 在整个扩散过程中这层杂质作为扩散的杂质源， 不
再有新源补充
W i 就越大
有耿涵旷恆的枭质井帀形兀
②初始条件和边界条件：
③杂质分布形式特点：
当扩散温度相同时，扩散时间越长，杂质扩散的就越深，表面浓度就越低。
当扩散时间相同时，扩散温度越高，杂质扩散的就越深，表面浓度下降的也就越多 扩散过程中杂质量不变
实际生产中采用两步扩散（每一步的扩散方式及作用） 两步扩散：
① 预扩散：在低温下采用恒定表面源扩散方式，控制扩散杂质的数量 ② 主扩散将由预扩散引入的杂质作为扩散源， 在较高温度下进行扩散。控制表面浓度和扩散深度
③ 分布形式：
影响杂质分布的因素：横向扩散 第4章离子注入 离子注入：最主要的掺杂工艺
①
离子注入是
一种将带电的且具有能量的粒子注入衬底硅的过程，注入能量介于
1KeV 到
1MeV 之间，注入深度平均可达 10nm ~10」m 。离子剂量变动范围，从用于阈值电压调整的
1012/cm 2到形成绝缘埋层的1018/cm 2。相对于扩散，它能更准确地控制杂质掺杂、可重复性
LSS 理论：注入离子在靶内的分布理论
LSS 理论认为，注入离子在靶内的能量损失分为两个彼此独立的过程：核碰撞（核阻止）和电子 碰撞（电子阻止）
不同能区的能量损失形式 低能区：以核碰撞为主 中能区：核碰撞、电子碰撞持平 高能区：以电子碰撞为主 注入离子在无定形靶中的分布计算
相同质量且相同初时能量的离子在靶中有一定的空间分布，投影射程
的统计涨落称为投影偏差''
R p ，沿着入射轴垂直方向上的统计涨落，称为横向偏差
纵向分布：一级近似下用高斯函数表示：
横向分布：高斯分布；横向渗透远小于热扩散 沟道效应及避免的方法 ① 定义：当离子注入的方向与靶晶体的某个晶向平行时，
一些离子将沿沟道运动。沟道离子唯一
的能量损失机制是电子阻止，因此注入离子的能量损失率就很低，故注入深度较大。
和较低的工艺温度。离子注入已成为 VLSI 需要6~12个或更多的离子注入步骤。
②应用：隔离工序中防止寄生沟道用的沟道截断
调整阈值电压用的沟道掺杂
CMOS 阱的形成 浅结的制备
离子注入的特点 优点：
注入的离子纯度高 可以精确控制掺杂原子数目 温度低：小于400 C 掺杂深度可控
非平衡过程，杂质含量不受固溶度限制 低温注入，避免高温扩散所引起的热缺陷 横向扩散效应比热扩散小得多
离子通过硅表面的薄膜注入止污染 可以对化合物半导体进行掺杂 缺点： 产生的晶格损伤不易消［除 …一 很难进行很深或很浅的'结的注入 高剂量注入时产率低 设备价格昂贵（约 200万美金）
制程上最主要的掺杂技术。一般 CMOS 制程，大约
R_。
② 避免方法：
a. 倾斜样品表面，晶体的主轴方向偏离注入方向，典型值为 7°。
b. 先重轰击晶格表面，形成无定型层
在无定形靶运动的离子由于碰撞方向不断改变，因而也会有部分离子进入沟道，但在沟道 运动过程中又有可能脱离沟道，故对注入离子峰值附近的分布并不会产生实质性的影响 c. 表面长二氧化硅薄层 注入离子造成的损伤 ① 级联碰撞 ② 简单晶格损伤
孤立的点缺陷或缺陷群（注入离子每次传递给硅原子的能量约等于移位阈能） 局部的非晶区域（单位体积的移位原子数目接近半导体的原子密度） ③ 非晶层
注入离子引起损伤的积累 热退火
① 定义：又叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称 为退火 ② 作用
激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性， 杂质的作用 消除损伤 ③ 退火方式： 炉退火
快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源 墨加热器、红外设备等） ④ 快速热退火 a. 传统热退火的缺点
不能完全消除缺陷，产生二次缺陷 高剂量注入时的电激活率不够高 高温长时间热退火会导致明显的杂质再分布 b. 快速退火技术
在氮气或惰性气体的气氛下，极短的时间内，把晶片温度提高到 C.快速热退火作用：
消除由注入所产生的晶格损伤 恢复材料少子寿命和载流子迁移率 杂质激活 第
5章物理气相淀积 两种基本方法
① 物理气相淀积定义：利用某种物理过程，例如蒸发或者溅射现象实现物质的转移, 子由源转移到衬底表面上，并淀积成薄膜。
② 基本方法： 蒸发（皿-V 族化合物半导体） 溅射
溅射作为主流 溅射方法：
产生自由载流子， 起到
（如卤光灯、电弧灯、石 1000 °C 以上。
即原子或分
①直流溅射：淀积金属薄膜
②射频溅射：适用于淀积各种金属和非金属薄膜
③磁控溅射：磁控溅射为淀积速率比一般方法高一个数量级；工作气压低，薄膜质量好。
④反应溅射：在淀积同时形成化合物
⑤偏压溅射：改善溅射薄膜的组织结构
⑥接触孔中薄膜的溅射淀积：
（深宽比大于1）溅射原子离开靶面时遵守余弦分布，故溅射原子在衬底表面和接触孔上表面的拐角处，沉积速率最高，侧壁适中，底角最低。
可采用带准直器的溅射淀积方法（降低淀积速率，换准直器增加了成本）长投准直溅射技术第6章化学气相淀积
Grove模型：两个重要环节
Grove模型认为控制薄膜淀积速率的两个重要环节是：其一是反应剂在边界层中的输运过程；其二是反应剂在衬底表面上的化学反应过程。
淀积速率与反应剂浓度或气相中反应剂的摩尔百分比成正比
薄膜淀积速率（其中N i表示形成一个单位体积薄膜所需要的原子数量）：
结论：
（1）淀积速率与C g （反应剂的浓度）或者丫（反应剂的摩尔百分比）成正比；
（2 ）在C g或者Y为常数时，薄膜淀积速率将由k s和h g中较小的一个决定。
质量输送控制和表面化学反应控制
决定k s的主要因素：温度k s=k0ex3 - E A/kT
决定hg的主要因素：气体流速，气体成分，系统压力h g= D g/'：s
所以为了保证统一的淀积速率，就必须：
①对于表面反应控制，保持处处恒定的温度
②对于质量输运控制，保持处处恒定的反应剂浓度热壁和冷壁（冷壁的优点）
热壁系统：T w=T s
冷壁系统：T w :: Ts
T w:反应室的侧壁温度T s:放置硅片的基座温度
冷壁系统优点：能够降低在侧壁上的淀积，降低了壁上颗粒因剥离对淀积薄膜质量的影响，也减
小了反应剂的损耗。
CVD系统的分类：三种CVD系统优缺点对比
①APCVD :质量输运控制淀积速率，对反应室结构和气流模式提岀高的要求
②LPCVD :表面反应速率控制淀积速率
③PECVD :表面反应控制淀积速率气缺现象及减轻方法(LPCVD )
①气缺现象：当气体反应剂被消耗而岀现的反应剂浓度改变的现象
对于只有一个入气口的反应室，情况比较严重。
②措施：
在水平方向上逐渐提高温度来加快反应速度，从而提高淀积速率
采用分布式的气体入口
增加反应室中的气流速度
多晶硅采用硅烷热分解实现
①多晶硅的优点：
多晶硅与随后的高温热处理工艺有很好的兼容性
与Al栅相比，多晶硅与热生长二氧化硅的接触性能更好
在陡峭的台阶上淀积多晶硅时能够获得很好的保形性
②应用：栅电极互联引线
③电学特性
a.多晶硅的电阻率高于单晶硅的电阻率
掺杂原子在热处理过程中易到晶界处，不能有效的贡献自由载流子 晶界处的悬挂键俘获自由载流子 ，由此降低载流子的浓度
b. 晶粒尺寸大的多晶硅的电阻率低 ④
一般是用LPCVD ，在580 C ?650 C 下热分
解硅烷实现： SiH 4—； Si 2H 2
多晶硅的掺杂技术
① 扩散掺杂：在淀积完成之后在较高的温度下进行掺杂
优点：能够在多晶硅薄膜中掺入浓度很高的杂质。同时完成掺杂和退火工艺 缺点：温度较高、薄膜表面粗糙程度增加 ② 离子注入：淀积后的离子注入和退火
优点：可精确控制掺入杂质的数量，适合于不需要太高掺杂的多晶硅薄膜 特点：形成的高掺杂多晶硅电阻率约为扩散形成的电阻率的 10倍
③ 原位掺杂：边淀积边掺杂
简单，但薄膜厚度、掺杂均匀性及淀积速率会随着掺杂气体的加入变得复杂 CVD 和热氧化SiO 2的对比 CVD SiO2的方法
低温CVD SiO2 :低于500 C 中温 LPCVD SiO2 : 500 ?800 C
TEOS 与臭氧混合源的 SiO 2淀积：低于500 C 左右 氮化硅的应用 应用：
① 钝化层和机械保护层
钠和水汽在氮化硅中的扩散速度非常慢，即拥有很强的掩蔽能力 ② 硅选择性氧化的掩蔽膜
氮化硅氧化速度非常慢（LOCOS 工艺基于此） 二氧化硅缓冲层 ③ 电容中的绝缘材料 ④ 作为 MOSFETs 的侧墙
用于LDD 结构的侧墙 浅沟隔离的CMP 的停止层 钨的应用
① 钨栓塞（plug ） :CVD 钨比PVD 铝有更好的通孔填充能力 ② 局部互连材料
短程互联（电导率较低） 全局互联（Al 、Cu ） ③ 钨广泛用于互连的原因
缺点： 电阻率相对铝高
在氧化物和氮化物上附着力差
钨与硅在600C 以上接触时，会形成钨的 硅化物
覆盖式（过程复杂，费用高，但比较成熟） 选择式（存在问题，如选择性差、横向扩展、空洞形成）
优点：
体电阻率小（7?12uQ.cm ） 热稳定性好（熔点最高） 应力低，保形性好； 抗电迁移能力和抗腐蚀性强 ④钨的淀积方法
第七章：光刻与刻蚀工艺
ULSI中对光刻的基本要求
①③高分辨率
在集成电路工艺中，通常把线宽作为光刻水平的标志，一般也可以用加工图形线宽的能力
来代表集成电路的工艺水平。
②高灵敏度的光刻胶
光刻胶的灵敏度是指光刻胶的感光速度。
为了提高产品的产量，曝光时间越短越好。
确保光刻胶各项属性均为优异的前提下，提高光刻胶的灵敏度
③低缺陷
缺陷关系成品率
④精密的套刻对准
集成电路芯片的制作需要经过多次光刻，在各次曝光图形之间要相互套准。
ULSI的图形线宽在1 J m以下，通常采用自对准技术。
⑤大尺寸硅片上的加工
ULSI的芯片尺寸为1?2cm2
提高经济效益和硅片利用率
光刻工艺流程
①涂胶：在硅片表面形成厚度均匀、附着性强、并且没有缺陷的光刻胶薄膜。
②前烘：去除胶内的溶剂，提高胶的粘附力
提高胶的抗机械摩擦的能力
减小高速旋转形成的薄膜应力
③曝光：确定图案的精确形状和尺寸
完成顺序两次光刻图案的准确套制
④显影：
⑤坚膜：去除光刻胶中剩余的溶剂，增强光刻胶对硅片表面的附着力
提高光刻胶在刻蚀和离子注入过程中的抗蚀性和保护能力
⑥刻蚀
⑦去胶：经过刻蚀或离子注入后，将光刻胶从表面除去
⑧检验
SiO2表面是亲水性的，光刻胶是疏水性的
分辨率：每mm内能刻蚀岀可分辨的最多线条数，是对光刻工艺中可以达到的最小光刻图形尺寸的一种描述光刻胶分为正胶和负胶
主要有两种光刻胶：
正胶：曝光后显影时曝光部分被溶解，而没有曝光的部分留下来一一邻叠氮醌类
负胶：曝光后显影时没有曝光部分被溶解，而曝光的部分留下来一一聚乙烯醇肉桂酸酯和聚乙烯
氧乙基肉桂酸酯
实际工艺中正胶用的比较多，原因如下：
a.分辨率高
b.抗干法腐蚀的能力较强
c.抗热处理的能力强
d.可用水溶液显影，溶涨现象小
e.可涂得较厚（2-3um）不影响分辨率，有较好台阶覆盖性
f.适合1:1及缩小的投影光刻
负胶也有一些优点，如：粘附性好，抗湿法腐蚀能力强等对比度、光敏度和抗刻蚀能力
①对比度：对比度会直接影响到曝光后光刻胶膜的倾角和线宽。
光刻胶的对比度越高，光刻胶层的侧面越陡，线宽描述掩模尺寸的准确度就越高。且陡峭的光刻胶在干法刻蚀中可以减小刻蚀过程中的钻蚀效应，从而提高分辨率。
②光敏度：指光刻胶完成所需图形曝光的最小曝光剂量
曝光剂量（mj/cm 2）=光强（单位面积的功率）x曝光时间
光敏度由曝光效率决定
曝光效率：参与光刻胶曝光的光子能量与进入光刻胶中的光子能量的比值
正胶比负胶有更高的曝光效率，故正胶的光敏度大，光敏度大可减小曝光时间
③抗刻蚀能力
图形转移时，光刻胶抵抗刻蚀的能力。
光刻胶对湿法腐蚀有比较好的抗腐蚀能力，对大部分的干法刻蚀，光刻胶的抗刻蚀能力则比较差
投影曝光的两个突岀优点，w 3um
优点：样品与掩膜版不接触，避免缺陷产生
掩膜板不易损坏，可仔细修整
缺点：结构复杂，工艺要求高，产率低过刻蚀和选择比计算
湿法和干法刻蚀的优缺点
三种干法刻蚀的对比
①等离子刻蚀：化学反应，高速率，高选择比，低缺陷，但各向同性
②溅射刻蚀（粒子铣）：物理溅射，各向异性，低选择比，高缺陷
③反应粒子刻蚀：化学和物理双重作用，各性能介于二者之间
共同点：都是利用低压状态下气体放电来形成等离子体作为刻蚀基础
不同点：刻蚀系统压力：等?反?溅；温度：等?反?溅；功率：反之；气流等相关可控参数。
第7章金属化与多层相连
互连线延迟与RC
铝的优点，尖楔现象和电迁移及改进方法
①铝作为互连金属材料的优点：
应用最广泛的互联材料
电阻率低，2.7u Q ?cm
与n+和p+硅或多晶硅的欧姆接触电阻低，10「6 Q /cm2
与硅和磷硅玻璃的附着性很好
易于淀积和刻蚀
铝作为互连金属材料的缺点：
Al/Si接触的尖楔现象
在较大的电流密度下的电迁移现象
②Al/Si接触中的尖楔现象：
硅向铝中扩散，同时铝也向硅中扩散，形成尖楔，可能会造成pn结失效
Al/Si接触的改进方法：
a.铝-硅合金金属化引线
b.铝-掺杂多晶硅双层金属化结构
c.铝-阻挡层结构
d.其它方法
减小铝体积采用Al/阻挡层/Al-Si-Cu 1
降低Si在Al中的扩散系数
③电迁移现象：在较高的电流密度作用下，互连引线中的金属原子将会沿着电子运动方向进
行迁移，这种现象就是电迁移（EM）。
改进电迁移的方法：
a.结构的选择
竹状结构，晶粒间界垂直电流方向
b.铝-铜合金和铝-硅-铜合金
Al- Si （ 1%?2%） -Cu （4%）
杂质在铝晶粒晶界分凝可以降低铝原子在铝晶界的扩散系数
缺点：
增大了电阻率
不易刻蚀、易受 Cl2腐蚀
c.三层夹心结构：工艺复杂
d.寻找新的互连金属材料
铜的优缺点，双大马士革工艺
①Cu作为互连材料的优点：
a.更低的电阻率：1.7u Q ?cm，减小引线的宽度和厚度，减小分布电容，降低了功耗并提高集成电路的密
度
b.降低了互连引线的延迟，提高器件速度
c.抗电迁移性能好，可靠性高
d.没有尖楔现象
②Cu作为互连材料的缺点：
a.缺乏有效的刻蚀金属铜的手段
b.铜在硅和二氧化硅中的扩散系数大，容易造成金属污染
c.铜与二氧化硅的黏附性较差
③双大马士革工艺流程：
a.预清洗
b.刻蚀沟槽或通孔
c.PVD淀积阻挡层（Ta或者TaN）
d.PVD或者CVD淀积铜籽晶层
e.电化学镀制备铜体相层，填满通孔或沟槽
f.热退火提高电导率
g.CMP去除沟槽或通孔之外的铜
金属硅化物降低电阻率
低K介质，v 3.5
低K介质材料
介电常数比SiO2低的介质材料，一般小于 3.5
降低寄生C,提高速度
有效清除残留物
对低K介质和通孔底层 Cu表面不造成损伤
平坦化工艺：CMP
CMP工艺过程
硅片被压在研磨盘上，硅片与研磨盘之间有一层研磨剂，硅片与研磨盘都以一定速率转动，利用研磨剂提供的化学反应和硅片在研磨盘上承受的机械研磨，把硅片表面突岀的部分除去，最终
实现平坦化。
第8章工艺集成
CMOS反相器工艺流程：9次光刻
反相器采用双阱 CMOS，单层金属工艺需要使用 9次光刻，分别是：
①阱的制作
②场区隔离（将整个芯片分成有源区和场区）
③场注入
④栅的制作
⑤N+源漏的制作
⑥P+源漏的制作
⑦接触孔的制作
⑧金属层的制作
⑨钝化层的制作
隔离工艺：LOCOS
Si的局部氧化工艺（LOCOS ）:
1、在场氧化之前的离子注入：为提高寄生MOSFET的阈值电压。
2、在场氧化中，Si4N3阻挡了氧化层的扩散，使Si3N4下面的Si不被氧化，但是 Si3N4的顶部将生长一薄层Si。？。
3、SiO2生长消耗44%的Si，因此最终形成的氧化层是部分凹入的，且台阶平缓，易于后续的薄膜层的覆盖。
集成电路制造工艺流程之详细解答
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
集成电路制造工艺流程
集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
集成电路工艺流程
集成电路中双极性和CMOS工艺流程 摘要：本文首先介绍了集成电路的发展，对集成电路制作过程中的主要操作进行了简要 讲述。双极性电路和MOS电路时集成电路发展的基础，双极型集成电路器件具有速度高、驱动能力强、模拟精度高的特点，但是随着集成电路发展到系统级的集成，其规模越来越大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法满足这些方面的要求。CMOS电路具有功耗低、集成度高和抗干扰能力强的特点。文章主要介绍了双极性电路和CMOS电路的主要工艺流程，最后对集成电路发展过程中出现的新技术新工艺以及一些阻 碍集成电路发展的因素做了阐述。 关键词：集成电路，双极性工艺，CMOS工艺 ABSTRACT This paper first introduces the development of integrated circuits, mainly operating in the process of production for integrated circuits were briefly reviewed. Bipolar and MOS circuit Sas the basis for the development of integrated circuit. Bipolar integrated circuits with high speed, driving ability, simulated the characteristics of high precision, but with the development of integrated circuit to the system level integration, its scale is more and more big.So, reducing the power consumption of the circuit is in need, but bipolar devices in power consumption and integration can't meet these requirements. CMOS circuit with low power consumption, high integration and the characteristics of strong anti-interference ability. This paper mainly introduces the bipolar circuit and CMOS circuit the main technological process.finally, the integrated circuit appeared in the process of development of new technology and new technology as well as some factors hindering the development of the integrated circuit are done in this paper. KEY WORDS integrated circuit, Bipolar process, CMOS process
(工艺技术)集成电路的基本制造工艺
第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；
CMOS集成电路制造工艺流程
C M O S集成电路制造工艺 流程 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】
陕西国防工业职业技术学院课程报告 课程微电子产品开发与应用 论文题目CMOS集成电路制造工艺流程 班级电子3141 姓名及学号王京（24#） 任课教师张喜凤 目录
CMOS集成电路制造工艺流程 摘要：本文介绍了CMOS集成电路的制造工艺流程，主要制造工艺及各工艺步骤中的核心要素，及CMOS器件的应用。 引言：集成电路的设计与测试是当代计算机技术研究的主要问题之一。硅双极工艺面世后约3年时间，于1962年又开发出硅平面MOS工艺技术，并制成了MOS集成电路。与双极集成电路相比，MOS集成电路的功耗低、结构简单、集成度和成品率高，但工作速度较慢。由于它们各具优劣势，且各自有适合的应用场合，双极集成工艺和MOS集成工艺便齐头平行发展。 关键词：工艺技术，CMOS制造工艺流程 1.CMOS器件 CMOS器件，是NMOS和PMOS晶体管形成的互补结构，电流小，功耗低，早期的CMOS电路速度较慢，后来不断得到改进，现已大大提高了速度。 分类 CMOS器件也有不同的结构，如铝栅和硅栅CMOS、以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。P阱CMOS，则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS以及E/D－NMOS和p沟MOS兼容的CMOS电路。双阱CMOS，是在低阻n＋衬底上再外延一层中高阻n――硅层，然后在外延层中制造n 阱和p阱，并分别在n、p阱中制造p沟和n沟晶体管，从而使PMOS和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟和n沟晶体管的平衡性，适用于高性能电路的制造。
硅集成电路基本工艺流程简介
硅集成电路基本工艺流程简介 近年来，日新月异的硅集成电路工艺技术迅猛发展，一些新技术、新工艺也在不断地产生，然而，无论怎样，硅集成电路制造的基本工艺还是不变的。以下是关于这些基本工艺的简单介绍。 IC制造工艺的基本原理和过程 IC基本制造工艺包括：基片外延生长、掩模制造、曝光、氧化、刻蚀、扩散、离子注入及金属层形成。 一、硅片制备（切、磨、抛） 1、晶体的生长（单晶硅材料的制备）： 1) 粗硅制备: SiO2+2H2=Si+2H2O99％ 经过提纯:>99.999999% 2) 提拉法 基本原理是将构成晶体的原料放在坩埚中加热熔化，在熔体表面接籽晶提拉熔体，在受控条件下，使籽晶和熔体的交界面上不断进行原子或分子的重新排列，随降温逐渐凝固而生长出单晶体.
2、晶体切片：切成厚度约几百微米的薄片 二、晶圆处理制程 主要工作为在硅晶圆上制作电路与电子元件，是整个集成电路制造过程中所需技术最复杂、资金投入最多的过程。 功能设计à模块设计à电路设计à版图设计à制作光罩 其工艺流程如下： 1、表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2、初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固) + O2 àSiO2(固) 湿法氧化Si(固) +2H2O àSiO2(固) + 2H2 3、CVD法沉积一层Si3N4。 CVD法通常分为常压CVD、低压CVD 、热CVD、电浆增强CVD及外延生长法（LPE）。 着重介绍外延生长法（LPE）：该法可以在平面或非平面衬底上生长出十分完善的和单晶衬底的原子排列同样的单晶薄膜的结构。在外延工艺中，可根据需要控制外延层的导电类型、电阻率、厚度，而且这些参数不依赖于衬底情况。 4、图形转换（光刻与刻蚀） 光刻是将设计在掩模版上的图形转移到半导体晶片上，是整个集成电路制造流程中的关键工序，着重介绍如下： 1）目的：按照平面晶体管和集成电路的设计要求，在SiO2或金属蒸发层上面刻蚀出与掩模板完全对应的几何图形，以实现选择性扩散和金属膜布线。 2）原理：光刻是一种复印图像与化学腐蚀相结合的综合性技术，它先采用照相复印的方法，将光刻掩模板上的图形精确地复印在涂有光致抗蚀剂的SiO2层或金属蒸发层上，在适当波长光的照射下，光致抗蚀剂发生变化，从而提高了强度，不溶于某些有机溶剂中，未受光照的部分光致抗蚀剂不发生变化，很容易被某些有机溶剂融解。然后利用光致抗蚀剂的保护作用，对SiO2层或金属蒸发层进行选择性化学腐蚀，然后在SiO2层或金属蒸发层得到与掩模板(用石英玻璃做成的均匀平坦的薄片，表面上涂一层600 800nm厚的Cr层，使其表面光洁度更高)相对应的图形。 3）现主要采有紫外线(包括远紫外线)为光源的光刻技术，步骤如下：涂胶、前烘、曝光、显影、坚模、腐蚀、去胶。 4）光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。 湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。 干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。 5) 掺杂工艺（扩散、离子注入与退火） 掺杂是根据设计的需要，将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻欧姆接触，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的三价元素，如硼，或五价元素，如磷、砷等掺入半导体衬底，掺杂方法有两种：
超大规模集成电路及其生产工艺流程
超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程： 从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。
集成电路基本工艺
集成电路基本工艺 发表时间：2011-07-29T10:01:47.187Z 来源：《魅力中国》2011年6月上供稿作者：朱德纪李茜刘丹彤 [导读] 在此，我们重点是讨论集成电路芯片加工过程中的一些关键手艺。 朱德纪李茜刘丹彤中国矿业大学，江苏徐州 221000 中图分类号：TN47 文献标识码：A 文章编号：1673-0992（2011）06-0000-01 摘要：当今社会已进入信息技术时代，集成电路已经被广泛应用于各个领域，典型的集成电路制造过程可表示如下： 在此，我们重点是讨论集成电路芯片加工过程中的一些关键手艺。 集成电路基本工艺包括基片外延生长、掩模制造、曝光技术、刻蚀、氧化、扩散、离子注入、多晶硅淀积、金属层形成。 关键词：外延、掩膜、光刻、刻蚀、氧化、扩散、离子注入、淀积、金属层 集成电路芯片加工工艺，虽然在进行IC设计时不需要直接参与集成电路的工艺流程，了解工艺的每一个细节，但了解IC制造工艺的基本原理和过程，对IC设计是大有帮助的。 集成电路基本工艺包括基片外延生长掩模制造、曝光技术、刻蚀、氧化、扩散、离子注入、多晶硅淀积、金属层形成。 下面我们分别对这些关键工艺做一些简单的介绍。 一、外延工艺 外延工艺是60年代初发展起来的一种非常重要的技术，尽管有些器件和IC可以直接做在未外延的基片上，但是未经过外延生长的基片通常不具有制作期间和电路所需的性能。外延生长的目的是用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。常用的外延技术主要包括气相、液相金属有机物气相和分子束外延等。其中，气相外延层是利用硅的气态化合物或液态化合物的蒸汽在衬底表面进行化学反应生成单晶硅，即CUD单晶硅；液相外延则是由液相直接在衬底表面生长外延层的方法；金属有机物气相外延则是针对Ⅲ?Ⅴ族材料，将所需要生长的Ⅲ?Ⅴ族元素的源材料以气体混合物的形式进入反应器中加热的生长区，在那里进行热分解与沉淀反映，而分子束外延则是在超高真空条件下，由一种或几种原子或分子束蒸发到衬底表面形成外延层的方法。 二、掩模板的制造 掩模板可分成整版及单片版两种，整版按统一的放大率印制，因此称为1×掩模，在一次曝光中，对应着一个芯片陈列的所有电路的图形都被映射到基片的光刻胶上。单片版通常八九、实际电路放大5或10倍，故称作5×或10×掩模，其图案仅对应着基片上芯片陈列中的单元。 早期掩模制作的方法：①首先进行初缩，把版图分层画在纸上，用照相机拍照，而后缩小为原来的10%~%20的精细底片；②将初缩版装入步进重复照相机，进一步缩小，一步一幅印到铬片上，形成一个阵列。 制作掩模常用的方法还包括：图案发生器方法、x射线制版、电子束扫描法。 其中x射线、电子束扫描都可以用来制作分辨率较高的掩模版。 三、光刻技术 光刻是集成电路工艺中的一种重要加工技术，在光刻过程中用到的主要材料为光刻胶。光刻胶又称为光致抗蚀剂，有正胶、负胶之分。其中，正胶曝光前不溶而曝光后可溶，负胶曝光前可溶而曝光后不可溶。 光刻的步骤：①晶圆涂光刻胶；②曝光；③显影；④烘干 常见的光刻方法：①接触式光刻；②接近式光刻；③投影式光刻 其中，接触式光刻可得到比较高的分辨率，但容易损伤掩模版和光刻胶膜；接近式光刻，则大大减少了对掩模版的损伤，但分辨率降低；投影式光刻，减少掩模版的磨损也有效提高光刻的分辨率。 四、刻蚀技术 经过光刻后在光刻胶上得到的图形并不是器件的最终组成部分，光刻只是在光刻胶上形成临时图形，为了得到集成电路真正需要的图形，必须将光刻胶上的图形转移到硅胶上，完成这种图形转换的方法之一就是将未被光刻胶掩蔽的部分通过选择性腐蚀去掉。 常用的刻蚀方法有：湿法腐蚀、干法腐蚀。 湿法腐蚀：首先要用适当的溶液浸润刻蚀面，溶液中包含有可以分解表面薄层的反应物，其主要优点是选择性好、重复性好、生产效率高、设备简单、成本低。存在的问题有钻蚀严重、对图形的控制性较差、被分解的材料在反应区不能有效清除。 干法刻蚀：使用等离子体对薄膜线条进行刻蚀的一种新技术，按反应机理可分为等离子刻蚀、反应离子刻蚀、磁增强反应例子刻蚀和高密度等离子刻蚀等类型，是大规模和超大规模集成电路工艺中不可缺少的工艺设备。干法刻蚀具有良好的方向性。 五、氧化 在集成电路工艺中常用的制备氧化层的方法有：①干氧氧化；②水蒸气氧化；③湿氧氧化。 干氧氧化：高温下氧与硅反应生成sio2的氧化方法； 水蒸气氧化：高温下水蒸气与硅发生反应的氧化方法； 湿氧氧化：氧化首先通过盛有95%c左右去离子睡的石英瓶，将水汽带入氧化炉内，再在高温下与硅反映的氧化方法。 影响硅表面氧化速率的三个关键因素：温度、氧化剂的有效性、硅层的表面势。 六、扩散与离子注入 扩散工艺通常包括两个步骤：即在恒定表面浓度条件下的预淀积和在杂志总量不变的情况下的再分布。预淀积只是将一定数量的杂质
集成电路制造工艺
摘要 集成电路广泛应用于生活生产中，对其深入了解很有必要，在此完论文中整的阐述集成电路原理及其制造工艺本报告从集成电路的最初设计制造开始讲起全面讲述了集成电路的整个发展过程制造工艺以及集成电路未来的发展前途。集成电路广泛应用于生活的各个领域，特别是超大规模集成电路应用之后，使我们的生活方式有了翻天覆地的变化。各种电器小型化智能化给我们生活带来了各种方便。所以对于电子专业了解集成电路的是发展及其制造非常有必要的。关键词集成电路半导体晶体管激光蚀刻 集成电路的前世今生 说起集成电路就必须要提到它的组成最小单位晶体管。1947 年在美国的贝尔实验室威廉·邵克雷、约翰·巴顿和沃特·布拉顿成功地制造出第一个晶体管。晶体管的出现使电子元件由原来的电子管慢慢地向晶体管转变，是电器小型化低功耗化成为了可能。20 世纪最初的10 年，通信系统已开始应用半导体材料。开始出现了由半导体材料进行检波的矿石收音机。1945 年贝尔实验室布拉顿、巴丁等人组成的半导体研究小组经过一系列的实验和观察，逐步认识到半导体中电流放大效应产生的原因。布拉顿发现，在锗片的底面接上电极，在另一面插上细针并通上电流，然后让另一根细针尽量靠近它，并通上微弱的电流，这样就会使原来的电流产生很大的变化。微弱电流少量的变化，会对另外的电流产生很大的影响，这就是“放大”作用。第一次在实验室实际验证的半导体的电流放大作用。不久之后他们制造出了能把音频信号放大100 倍的晶体管。晶体管最终被用到了集成电路上面。晶体管相对于电子管着它本身固有的优点： 1.构件没有消耗：无论多么优良的电子管，都将因阴极原子的变化和慢性漏气而逐渐老化。由于技术上的原因，晶体管制作之初也存在同样的问题。随着材料制作上的进步以及多方面的改善，晶体管的寿命一般比电子管长100 到1000 倍。2.消耗电能极少：耗电量仅为电子管的几十分之一。它不像电子管那样需要加热灯丝以产生自由电子。一台晶体管的收音机只要几节干电池就可以半年。 3.不需预热：一开机就工作。用晶体管做的收音机一开就响，晶体管电视机一开就很快出现画面。电子管设备就做不到这一点。4.结实可靠：比电子管可靠100 倍，耐冲击、耐振动，这都是电子管所无法比拟的。晶体管的体积只有电子管的十分之一到百分之一，放热很少，可用于设计小型、复杂、可靠的电路。晶体管的制造工艺虽然精密，但工序简便，有利于提高元器件的安装密度。光有了晶体管还是不够，因为要把晶体管集成到一片半导体硅片上才能便于把电路集成把电子产品小型化。那怎么把晶体管集成呢，这便是后来出现的集成芯片。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性化。集成电路经过30 多年的发展由开始的小规模集成电路到到大规模集成电路再到现在的超大规模乃至巨大规模的集成电路，集成电路有了飞跃式的发展集成度也越来越高，从微米级别到现在的纳米级别。模拟集成电路主要是指由电容、电阻、晶体管等组成的模拟电路集成在一起用来处理模拟信号的集成电路。有许多的模拟集成电路，如运算放大器、模拟乘法器、锁相环、电源管理芯片等。模拟集成电路的主要构成电路有：放大器、滤波器、反馈 电路、基准源电路、开关电容电路等。数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号）。而集成电路的普及离不开因特尔公司。1968 年：罗伯特·诺
集成电路工艺总结
4#210宿舍集体版总结 引言 第一只晶体管 ?第一只晶体管, AT&T Bell Lab, 1947 ?第一片单晶锗, 1952 ?第一片单晶硅, 1954 (25mm，1英寸) ?第一只集成电路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961 摩尔定律晶体管最小尺寸的极限 ?价格保持不变的情况下晶体管数每12月翻一番，1980s后下降为每18月翻一番； ?最小特征尺寸每3年减小70% ?价格每2年下降50%； IC的极限 ?硅原子直径: 2.35 ?； ?形成一个器件至少需要20个原子； ?估计晶体管最小尺寸极限大约为50 ?或0.005um，或5nm。 电子级多晶硅的纯度 一般要求含si>99.9999以上，提高纯度达到 99.9999999—99.999999999%（9-11个9）。其导电性介于10-4-1010 。电子级高纯多晶硅以9N以上为宜。 cm /
1980s以前半导体行业的模式 1980s以前：大多数半导体公司自己设计、制造和测试IC芯片，如Intel，IBM 1990s以后半导体行业的模式 F&F模式，即Foundry(代工)+Fabless(无生产线芯片设计), 什么是Foundry 有晶圆生产线，但没有设计部门；接受客户订单，为客户制 造芯片； IC流程图: 接受设计订单→芯片设计→EDA编辑版图→将版图交给掩膜版制造商→制造晶圆→芯片测试→芯片封装 硅片制备与高温工艺单晶生长：直拉法区熔法 高温工艺:氧化，扩散，退火。 Si集成电路芯片元素组成 ■半导体（衬底与有源区）：单晶Si ■杂质（N型和P型）：P (As)、B ■导体（电极及引线）：Al、Wu（Cu 、Ti）、poly-Si ■绝缘体（栅介质、多层互连介质）：SiO2、Si3N4 硅的重要性
集成电路工艺基础复习题
集成电路工艺基础 氧化 1、SiO 2的特性和作用 2、SiO 2 的结构分为哪两种 3、什么是桥键氧和非桥键氧 4、在无定形的SiO2中，Si 、O 那个运动能力强，为什么？ 5、热氧化法生长SiO2过程中，氧化生长的方向是什么？ 6、SiO 2只与什么酸、碱发生反应？ 7、杂质在S iO 2中的存在形式。 8、水汽对SiO 2网络的影响。 9、选用SiO 2作为掩蔽的原因。 是否可以作为任何杂质的掩蔽材料？为什么？ 10、制备SiO 2有哪几种方法？ 11、什么是Si 的热氧化法？热生长SiO 2的特点。 12、生长一个单位厚度的SiO 2需要消耗多少单位的S i ？ 13、热氧化分为哪几种方法？各自的特点是什么？ 14、实际生产中选用哪种生长方法制备较厚的SiO 2层？ 15、分析Si 的热氧化的两种极限情况。 16、热氧化速率受氧化剂在SiO 2的扩散系数和与Si 的反应速度中较快还是较慢的影响？ 17、SiO 2生长厚度与时间的关系 18、氧化剂分压、温度对氧化速度的影响。 19、Si 表面晶向对氧化速率的影响。 20、什么是硅氧化时杂质的分凝现象？ 21、纳和氯对氧化的影响 当氧化层中如果含有高浓度钠时，则线性和抛物型氧化速率都明显变大；在干氧氧化的气氛中加氯，氧化速率常数明显变大。 22、SiO 2和Si-SiO 2界面中的四种类型电荷，解释可动离子电荷的主要存在形式和危害。 扩散 1、什么是扩散？扩散有哪几种形式？ 2、什么是间隙式杂质？什么是替位式杂质？ 3、为什么替位式杂质的运动相比间隙式杂质运动更为困难？ 4、菲克第一定律、菲克第二定律、扩散系数 ) 1 4 / 1 ( 2 2 - + = B A x o t + τ A ) /exp(kT E D D o ?-=
芯片制作工艺流程
芯片制作工艺流程 工艺流程 1) 表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化 Si(固) + O2 à SiO2(固) 湿法氧化 Si(固) +2H2O à SiO2(固) + 2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10 -- 10E+11/cm –2 .e V -1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 3) CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1 常压CVD (Normal Pressure CVD) NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反
集成电路制造工艺概述
集成电路制造工艺概述
目录 集成电路制造工艺概述 (1) 一、集成电路制造工艺的概念 (1) 二、集成电路制造的发展历程 (1) 三、集成电路制造工艺的流程 (2) 1.晶圆制造 (2) 1.1晶体生长(Crystal Growth) (2) 1.2切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) (2) 1.3包裹(Wrapping)/运输(Shipping) (2) 2.沉积 (3) 2.1外延沉积 (Epitaxial Deposition) (3) 2、2化学气相沉积 (Chemical Vapor Deposition) (3) 2、3物理气相沉积 (Physical Vapor Deposition) (3) 3.光刻(Photolithography) (3) 4.刻蚀(Etching) (4) 5.离子注入 (Ion Implantation) (4) 6.热处理（Thermal Processing） (4) 7.化学机械研磨（CMP） (4) 8.晶圆检测（Wafer Metrology） (5) 9.晶圆检查Wafer Inspection (Particles) (5) 10.晶圆探针测试（Wafer Probe Test） (5) 11.封装（Assembly & Packaging） (6) 12.成品检测（Final Test） (6) 四、集成电路制造工艺的前景 (6) 五、小结 (6) 参考文献 (7)
集成电路制造工艺概述 电子信息学院电子3121班 摘要：集成电路对于我们工科学生来说并不陌生，我们与它打交道的机会数不胜数。计算机、电视机、手机、网站、取款机等等。集成电路在体积、重量、耗电、寿命、可靠性及电性能方面远远优于晶体管元件组成的电路，在当今这信息化的社会中集成电路已成为各行各业实现信息化、智能化的基础，目前为止已广泛应用于电子设备、仪器仪表及电视机、录像机等电子设备中。关键词：集成电路、制造工艺 一、集成电路制造工艺的概念 集成电路制造工艺是把电路所需要的晶体管、二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。 二、集成电路制造的发展历程 早在1952年，英国的杜默(Geoffrey W. A. Dummer) 就提出集成电路的构想。1906年，第一个电子管诞生；1912年前后，电子管的制作日趋成熟引发了无线电技术的发展；1918年前后，逐步发现了半导体材料；1920年，发现半导体材料所具有的光敏特性；1932年前后，运用量子学说建立了能带理论研究半导体现象；1956年，硅台面晶体管问世；1960年12月，世界上第一块硅集成电路制造成功；1966年，美国贝尔实验室使用比较完善的硅外延平面工艺制造成第一块公认的大规模集成电路。1988年，16M DRAM问世，1平方厘米大小的硅片上集成有3500万个晶体管，标志着进入超大规模集成电路阶段的更高阶段。1997年，300MHz奔腾Ⅱ问世,采用0.25μｍ工艺，奔腾系列芯片的推出让计算机的发展如虎添翼，发展速度让人惊叹。2009年，intel酷睿i系列全新推出，创纪录采用了领先的32纳米工艺，并且下一代22纳米工艺正在研发。集成电路制作工艺的日益成熟和各集成电路厂商的不断竞争，使集成电路发挥了它更大的功能，更好的服务于社会。由此集成电路从产生到成熟大致经历了“电子管——晶
芯片制作工艺流程
工艺流程 1)表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2)初次氧化 有热氧化法生成SiO2缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固)+O2àSiO2(固) 湿法氧化Si(固)+2H2OàSiO2(固)+2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应，Si表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2)/(d ox)=(n ox)/(n SiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10--10E+11/cm–2.e V-1数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 3)CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1常压CVD(Normal Pressure CVD) NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反应气体至反应炉的载气体精密装置；(2)使反应气体原料气化的反应气体气化室；(3)反应炉；(4)反应后的气体回收装置等所构成。其中中心部分为反应炉，炉的形式可分为四个种类，这些装置中重点为如何将反应气体均匀送入，故需在反应气体的流动与基板位置上用心改进。当为水平时，则基板倾斜；当为纵型时，着反应气体由中心吹出，且使基板夹具回转。而汽缸型亦可同时收容多数基板且使夹具旋转。为扩散炉型时，在基板的上游加有混和气体使成乱流的
LED芯片工艺流程
LED芯片的制造过程可概分为晶圆处理工序（Wafer Fabrication）、晶圆针测工序（Wafer Probe）、构装工序（Packaging）、测试工序（Initial Test andFinal Test）等几个步骤。其中晶圆处理工序和晶圆针测工序为前段（Front End）工序，而构装工序、测试工序为后段（Back End）工序。 1、晶圆处理工序 本工序的主要工作是在晶圆上制作电路及电子元件（如晶体管、电容、逻辑开关等），其处理程序通常与产品种类和所使用的技术有关，但一般基本步骤是先将晶圆适当清洗，再在其表面进行氧化及化学气相沉积，然后进行涂膜、曝光、显影、蚀刻、离子植入、金属溅镀等反复步骤，最终在晶圆上完成数层电路及元件加工与制作。 2、晶圆针测工序 经过上道工序后，晶圆上就形成了一个个的小格，即晶粒，一般情况下，为便于测试，提高效率，同一片晶圆上制作同一品种、规格的产品；但也可根据需要制作几种不同品种、规格的产品。在用针测（Probe）仪对每个晶粒检测其电气特性，并将不合格的晶粒标上记号后，将晶圆切开，分割成一颗颗单独的晶粒，再按其电气特性分类，装入不同的托盘中，不合格的晶粒则舍弃。 3、构装工序 就是将单个的晶粒固定在塑胶或陶瓷制的芯片基座上，并把晶粒上蚀刻出的一些引接线端与基座底部伸出的插脚连接，以作为与外界电路板连接之用，最后盖上塑胶盖板，用胶水封死。其目的是用以保护晶粒避免受到机械刮伤或高温破坏。到此才算制成了一块集成电路芯片（即我们在电脑里可以看到的那些黑色或褐色，两边或四边带有许多插脚或引线的矩形小块）。 4、测试工序 芯片制造的最后一道工序为测试，其又可分为一般测试和特殊测试，前者是将封装后的芯片置于各种环境下测试其电气特性，如消耗功率、运行速度、耐压度等。经测试后的芯片，依其电气特性划分为不同等级。而特殊测试则是根据客户特殊需求的技术参数，从相近参数规格、品种中拿出部分芯片，做有针对性的专门测试，看是否能满足客户的特殊需求，以决定是否须为客户设计专用芯片。经一般测试合格的产品贴上规格、型号及出厂日期等标识的标签并加以包装后即可出厂。而未通过测试的芯片则视其达到的参数情况定作降级品或废品 LED芯片的制造工艺流程：
全面易懂的芯片制造个人经验总结
第 4 章芯片制造概述 本章介绍芯片生产工艺的概况。（1）通过在器件表面生成电路元件的工艺顺序，来阐述4种最基本的平面制造工艺。（2）解释从电路功能设计图到光刻掩膜版生产的电路设计过程。（3）阐述了晶圆和器件的相关特性与术语。 晶圆生产的目标 芯片的制造，分为4个阶段：原料制作、单晶生长和晶圆的制造、集成电路晶圆的生产、集成电路的封装。 前两个阶段已经在前面第3章涉及。本章讲述的是第3个阶段，集成电路晶圆生产的基础知识。 集成电路晶圆生产(wafer fabrication)是在晶圆表面上和表面内制造出半导体器件的一系列生产过程。 整个制造过程从硅单晶抛光片开始，到晶圆上包含了数以百计的集成电路芯片。 晶圆生产的阶段 晶圆术语
下图列举了一片成品晶圆。 晶圆术语 晶圆表面各部分的名称如下： （1）器件或叫芯片（Chip，die，device，circuit，microchip，bar）：这是指在晶圆表面占大部分面积的微芯片掩膜。 （2）街区或锯切线（Scribe lines，saw lines，streets，avenues)：在晶圆上用来分隔不同芯片之间的街区。街区通常是空白的，但有些公司在街区内放置对准靶，或测试的结构。 （3）工程试验芯片（Engineering die，test die）：这些芯片与正式器件（或称电路芯片）不同。它包括特殊的器件和电路模块用于对晶圆生产工艺的电性测试。 （4）边缘芯片（Edge die）：在晶圆的边缘上的一些掩膜残
缺不全的芯片。由于单个芯片尺寸增大而造成的更多边缘浪费会由采用更大直径晶圆所弥补。 推动半导体工业向更大直径晶圆发展的动力之一就是为了减少边缘芯片所占的面积。 （5）晶圆的晶面（Wafer Crystal Plane）：图中的剖面标明了器件下面的晶格构造。此图中显示的器件边缘与晶格构造的方向是确定的。 （6）晶圆切面／凹槽（Wafer flats／notche）：图中的晶圆有主切面和副切面，表示这是一个 P 型 <100> 晶向的晶圆（参见第3章的切面代码）。300毫米晶圆都是用凹槽作为晶格导向的标识。 晶圆生产的基础工艺 集成电路芯片有成千上万的种类和功用。但是，它们都是由为数不多的基本结构（主要为双极结构和金属氧化物半导体结构，这些在后面介绍）和生产工艺制造出来的。 这类似于汽车工业，这个工业生产的产品范围很广，从轿车到推土机。然而，金属成型、焊接、油漆等工艺对汽车厂都是通用的。在汽车厂内部，这些基本的工艺以不同的方式被应用，以制造出客户希望的产品。 芯片制造也是一样，制造企业使用4种最基本的工艺方法，通过大量的工艺顺序和工艺变化制造出特定的芯片。 这些基本的工艺方法是：增层、光刻、掺杂和热处理。