1-数字电子设计部分六进制同步减法计数器
数电课设——六进制同步加法计数器(无效状态为000_101)数电课设
一、六进制同步加法计数器(无效状态为010 100)二、基于74163芯片仿真设计157进制加法计数器一：1.1 课程设计的目的和要求1.1.1 课程设计的目的1 学会使用数字电子实验平台2 熟悉各个芯片和电路的接法3 熟练掌握设计触发器的算法4 懂得基本数字电子电路的功能，会分析，会设计1.1.2 课程设计的要求1 六进制同步加法计数器（无效状态为000 101）。
2 实验用两片74LS112，一片74LS00,一片74LS08芯片完成。
1.1.3 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。
计数器不仅有加法计数器，也有减法计数器。
一个计数器如果如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。
同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。
1.2 设计过程 1.2.1 状态图000 001 011 101 110 111图1.2.1 状态图1.2.2 卡诺图00 01 11 10000 010 100 xxx xxx 101 001 111输出卡诺图00 01 11 10 1 0 0 x x 10 1Q 2n次态卡诺图00 01 11 10 11 0 x x 011Q n次态卡诺图00 01 11 10 0 1 1 x x 01Q n次态卡诺图0 Q 1nQ 0nQ 2n Q 1nQ 0n Q 2n1Q 1nQ 0n Q 2n0 1Q 1nQ 0n Q 2n 0111.2.3 驱动方程和状态方程：状态方程：Q2n+1= Q2n Q1n Q0n+ Q2n Q0nQ1n+1= Q1n+ Q0n Q1nQ0n+1=Q1n Q0n+ Q2n Q1n Q0n驱动方程：J2=Q1n Q0n K2=Q0nJ1= 1 K1=Q0nJ0=Q1n K0= Q2n Q1n1.3设计电路图设计电路实验结果可通过数字显示器的数字变化检验，较直观易懂，容易验证电路是否正确。
六进制减法器仿真
六进制减法器仿真（原创版）目录1.六进制减法器的概念与原理2.六进制减法器的设计方法3.六进制减法器的仿真过程4.六进制减法器的应用领域正文一、六进制减法器的概念与原理六进制减法器是一种能够实现六进制数减法的数字电路。
在计算机中，减法操作可以通过加法来实现，即将被减数取反后与减数相加。
六进制减法器的原理同样如此，但它的操作数和结果都是六进制数。
为了实现这一功能，六进制减法器需要具备六进制数的表示和计算能力。
二、六进制减法器的设计方法设计六进制减法器需要考虑以下几个方面：1.六进制数的表示：六进制数使用 0-5 这六个数字表示，每位上的数字乘以 6 的相应次方，然后将各位的结果相加得到该六进制数的值。
2.六进制减法的实现：将被减数和减数都转换为补码形式，然后按照位进行相减。
若被减数的某一位小于减数的对应位，则需要向高位借位。
3.进位处理：在六进制减法中，进位与借位操作是同时进行的。
当某一位的结果大于等于 6 时，需要进位，即向高位加 1。
三、六进制减法器的仿真过程为了验证六进制减法器的正确性，需要对其进行仿真。
仿真的过程包括以下几个步骤：1.编写仿真程序：根据六进制减法器的原理和设计方法，编写相应的仿真程序。
2.输入测试数据：将被减数和减数输入到仿真程序中，确保它们都是六进制数。
3.运行仿真程序：运行仿真程序，得到六进制减法器的输出结果。
4.分析结果：将输出结果与理论结果进行对比，验证六进制减法器的正确性。
四、六进制减法器的应用领域六进制减法器主要应用于计算机系统中的六进制数运算。
由于六进制数具有基数较小、表示范围较窄、计算效率较高的特点，它在一些特定领域，如数据压缩、密码学等，有着广泛的应用。
六进制同步加减法计数器课设报告
课程设计任务书目录1 数字电子设计部分 (1)2 模拟电子设计部分 (8)2.1 课程设计的目的与作用................................ 错误!未定义书签。
2.1.1课程设计....................................... 错误!未定义书签。
2.2 设计任务、及所用multisim软件环境介绍............... 错误!未定义书签。
2.3 电路模型的建立...................................... 错误!未定义书签。
2.4 理论分析及计算...................................... 错误!未定义书签。
2.5 仿真结果分析........................................ 错误!未定义书签。
2.6 设计总结和体会...................................... 错误!未定义书签。
2.7 参考文献............................................ 错误!未定义书签。
正文（宋体，小四）1 数字电子设计部分题目一 三进制二进制同步减法计数器的设计（无效态001，010）一．课程设计的目的1、了解串行序列信号检测器的工作原理和逻辑功能2、掌握串行序列信号检测器电路的分析，设计方法及应用。
3、学会正确使用JK 触发器。
二．设计的总体框图Y三。
设计过程1.状态图000 111 110 101 100 0112.时序图/0 /0 /0 /0/0/1CPQ2nQ1nQ0n3.触发器名称：选用三个CP下降沿触发的边沿JK触发器74LS1124.状态方程.驱动方程.时钟方程时钟方程:CP=CP0=CP1=CP2Q n1Q0nQ2n00 01 11 100 111XXX000XXX1 011100110 101Q1n Q0nQ2n00 01 11 100 1 X 0 X1 0 1 1 1Q2n+1的卡诺图Q1n+1的卡诺图n+1的卡诺图Q由卡诺图得出的状态方程Q2n+1=Q2n Q1n+ Q2n（Q0n +Q1n）Q1n+1=Q0Q1n+ Q1n Q0n Q2nQ0n+1= Q0n 由卡诺图得出的驱动方程:J0=1 J1= Q0n J2=Q1nK0=1k1=Q0n Q2n K2=Q1n Q0n检查能否自启动：010110001（有效状态）可以自启动四.设计的逻辑电路图题目二 序列信号发生器的设计（检测序列为100111）一、 课程设计的目的1、了解序列信号发生器的工作原理和逻辑功能2、掌握序列信号发生器电路的分析，设计方法及应用。
数电-课程设计-60进制计数器
以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00图12 60进制计数器终点59
2、理论分析
本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
74LS160
2片
极联构成60进制计数器
与门
与非门
非门
74LS21D
74LS00D
74LS04D
各1个
辅助设计构成其他计数器
共阴极显示器
DCD-HEX
2只
显示数字计数
电压源
1个
提供脉冲电压
表二原理图仪器列表
四、测试方案
测试步骤：
1）进入Multisim7界面
图8软件页面
2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图13 60进制计数器的接线图
计数器的状态转换图如下
图14计数器显示的状态转换图
数电实验内容1-6
实验1 实验仪器的使用及集成门电路逻辑功能的测试一、实验目的1．掌握数字逻辑实验箱、示波器的结构、基本功能和使用方法 2．掌握TTL 集成电路的使用规则与逻辑功能的测试方法 二、实验仪器及器件1．实验仪器：数字实验台、双踪示波器、万用表2．实验器件：74LS00一片、74LS20一片、74LS86一片、导线若干 三、实验内容1．DZX-1型数字电路实验台功能实验（1）利用实验台自带的数字电压/电流表测量实验台的直流电源、16位逻辑电平输出/输入（数据开关）的输出电压。
（2）将8段阴极与阳极数码显示输入开关分别与16位逻辑电平输出连接，手动拨动电平开关，观察数码显示，并将数码显示屏上的数字对应的各输入端的电平值记录下来。
2．VP-5566D 双踪示波器实验 （1）测量示波器方波校准信号将示波器的标准方波经探头接至X 端，观察并记录波形的纵向、横向占的方格数，并计算周期、频率、幅度。
（2）显示双踪波形利用实验台上的函数信号发生器产生频率为KHz 的连续脉冲并接至示波器X 端，示波器的标准方波接至Y 端，观察并记录两波形。
3．测试与非门的逻辑功能（1）将74LS20（4输入2与非门）中某个与非门的输入端分别接至四个逻辑开关，输出端Y 接发光二极管，改变输入状态的电平，观察并记录，列出真值表，并写出Y 的表达式。
a b c d e f g ha b c d af be f g hg e c d(a) 外形图(b) 共阴极(c) 共阳极+V CCa b c d e f g hA 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 11 Y（2）将引脚1接1KHz 连续脉冲Vi （即接脉冲信号发生器Q12端口），引脚2接逻辑电平输出，引脚4、5接逻辑电平“1”，用示波器双踪显示并记录引脚1和引脚6端的波形Vi 和V o 如下图示（标出电平的幅度值）。
六进制同步加法计数器
目录1.数字电子设计提要 (3)1.1课程设计的目的与作用 (3)1.2设计任务 (3)1.3multisim软件环境介绍 (3)1.4 Multisim软件界面介绍 (4)2.六进制同步加法计数器 (6)2.1设计任务 (6)2.2设计原理 (6)2.3设计过程 (6)2.3.1设计的总框图 (6)2.3.2设计流程 (6)2.4实验仪器 (9)2.5 实验结论 (9)3. 串行序列发生器的设计 (10)3.1设计任务 (10)3.2设计原理 (10)3.3设计过程 (10)3.3.1设计总框图 (10)3.3.2设计流程 (10)3.4实验仪器 (13)3.5 实验结论 (13)4基于74161芯片仿真设计63进制加法计数器并显示计数过程 (13)4.1设计任务 (13)4.2设计原理 (13)4.3设计过程 (14)4.4实验仪器 (15)4.5实验结论 (15)5设计总结和体会 (16)6参考文献 (17)1.数字电子设计提要1.1课程设计的目的与作用1.了解同步计数器及序列信号检测器工作原理；2.掌握计数器电路的分析，设计方法及应用；3.掌握序列信号检测器的分析，设计方法及应用；4.学会正确使用JK触发器。
1.2设计任务1.六进制同步加法计数器（无效态：000，011）；2.串行序列检测器的设计（检测序列0011）；3.基于74161芯片仿真设计63进制加法计数器并显示计数过程。
1.3multisim软件环境介绍Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。
Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。
六进制计数器
六进制计数器计数器的分类：按功能分有：加法计数器（每输入一个脉冲，就进行一次加1运算）、减法计数器（每输入一个脉冲，就进行一次减1运算）和可逆计数器（既具有加法又有减法）；按计数脉冲作用方式分有：同步计数器（各触发器的状态变换与时钟脉冲同步）、异步计数器（它们触发器状态的变换有先有后）；按数制分有：二进制计数器（进制数N=2n ， n 为二进制数的位数）、十进制计数器（用四位二进制数来代表十进制数的每一位数，即二-十进制计数器）和N （任意）进制计数器（ 、10）。
六进制计数器属于N=6的任意进制计数器，较简单，便于初学者学习。
下面具体分析异步六进制加法计数器的工作过程。
如图所示为由3个JK 触发器组成异步六进制加法计数器逻辑图。
计数脉冲CP 从最低位触发器的时钟端加入，3个触发器F 0、F 1、F 2的置零端并联连接。
工作原理：由CR 引入清零负脉冲，置计数器初态000012=Q Q Q 。
CP 1作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出001012=Q Q Q 。
CP 2作用后，F 0翻转，0Q 由1变为0，0Q 的这一负跳变同时加到F 1、F 2，触发F 1翻转，1Q 由0变为1；因F 2J 即与门输出，此时与门两输入端中与1Q 相连一端为0，J =0，K =1，故F 2仍为0态，计数器输出010012=Q Q Q 。
CP 3作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出011012=Q Q Q 。
CP 4作用后，F 0翻转，0Q 由1变为0，F 1也翻转，1Q 由1变为0，F 2因此时与门两输入端都是1，1=J ，1=K ，也同时翻转，2Q 由0变为1，计数器输出100012=Q Q Q 。
CP 5作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出101012=Q Q Q 。
CP 6作用后，F 0翻转，0Q =0，送出由1到0的负脉冲，但此时由于F 2输出端02=Q 的低电平接在F 1J 将F 1封锁，故F 1为0态不变，01=Q ；F 2因与门两输入端都为0，0=J ，1=K ，其输出同J ，02=Q ，计数器输出000012=Q Q Q ，返回初态，输出一进位脉冲，完成异步六进制加法计数过程。
六进制计数器[整理版]
![六进制计数器[整理版]](https://img.taocdn.com/s3/m/89722560f56527d3240c844769eae009581ba2e5.png)
六进制计数器一．目的和意义：意义：通过课程设计锻炼动手能力和思维能力。
培养自学能力和阅读理解力。
目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。
扩展知识面。
使自己对所学知识有一个总括的把握。
二．设计要求及分析：1 要求：设计一个六进制计数器2 分析可知：1）输入必需是二进制数。
2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。
3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。
4）使数码管从0—5循环显示。
三．方案的可行性论证。
四．工作原理：1．用555定时器产生1HZ的脉冲信号作为CP的输入。
1）555定时器的介绍555定时器是目前应用最多的一种时基电路，电路功能灵活，使用范围广，只要在外部配上几个阻容元件，就可以构成单稳、多谐和施密特电路。
因而在定时、检测、控制、报警等方面都有广泛的应用。
典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。
下面以CMOS产品CC7555为例进行分析。
555定时器的电路内部结构及工作原理图中为CC7555定时器内部结构的简化原理图。
它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓冲级。
R为触发器的直接复位端。
定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。
当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。
当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。
当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。
当阀值输入端TH电位低于2Vdd/3，触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。
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（3）输出方程:Y=
（4）状态方程：
00
01
11
10
00
0001
0011
1000
01
0101
0110
1000
0111
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1110
0000
1111
10
1001
1010
1100
1011
图1.3.14位二进制同步加法计数器的次态卡诺图
00
01
11
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0
0
0
1.2序列发生器的设计（检测序列101110）
题目二序列发生器的设计（序列101110）
1.2.1课程设计的目的
1、了解序列发生器的工作原理和逻辑功能
2、掌握序列发生器电路的分析，设计方法及应用。
1.2.2设计的总体框图
CP Y
输入脉冲串行序列输出
1.2.3设计过程
1.状态图：
1.状态方程
Qn1Q0n
1.3
[1] 余孟尝《数字电子技术基础简明教程》高等教育出版社2007年12月
[2] 张利萍，王向磊《数字逻辑实验指导书》信息学院数字逻辑实验室
[3] 杨素行 主编 高等教育出版社 《模拟电子技术基础简明教程 第三版》
0
1
图1.3.5Q0n+1的卡诺图
由卡诺图得出状态方程为：
=
=
=
= +
（5）驱动方程：
= = = =1
= = = =
1.3
图1.3.5逻辑电路图
1.3
图1.3.6实际电路图
1.3
(5)数字原理实验系统一台
(6)集成电路芯片：74LS112二片 74LS08一片74LS10一片74LS11一片
1.3
经过实验可知，满足时序图的变化，产生0000→0001→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111的序列。
10
0
1
0
×
×
1
0
0
1
0
图1.2.3Q1n+1的卡诺图
Q1nQ0n
Q2n
00
01
11
10
0
1
0
×
×
1
1
0
0
1
图1.2.4Q0n+1的卡诺图
由卡诺图得出状态方程为：
=
= +
=
(7)驱动方程：
= = =1
= = =1
(8)判断能否自启动
010→011→001
所以能进行自启动
1.2.4
图1.2.5逻辑电路图
1.
1、了解同步加法计数器工作原理和逻辑功能。
2、掌握计数器电路的分析，设计方法及应用。
3、学会正确使用JK触发器。
1.
CP Y
1.
（1）状态图：
0000→0001→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111
（2）选择的触发器名称:
Q2n
00
01
11
10
0
0
1
×
×
1
1
1
1
0
所以得到Y=
Qn1Q0n
Q2n
00
01
11
10
0
111
000
×××
×××
1
001
100
110
101
图1.2.1六进制同步减法计数器的次态卡诺图
、
Q1nQ0n
Q2n
00
01
11
10
0
1
0
×
×
1
0
1
1
1
图1.2.2Q2n+1的卡诺图
Q1nQ0n
Q2n
00
01
11
1.2.5
图1.2.6实际电路图
1.2.6实验仪器
(3)数字原理实验系统一台
(4)集成电路芯片：74LS112二片 74LS08一片74LS00一片
1.2.7实验结论
经过实验可知，满足时序图的变化，产生101110的序列。
1.3四位二进制同步加法计数器（0010）
题目二四位二进制同步加法计数器（0010）
所以能进行自启动
1.1.4逻辑电路图
图1.1.5逻辑电路图
1.1.5实际电路图
图1.1.6实际电路图
1.1.6实验仪器
(1)数字原理实验系统一台
(2)集成电路芯片：74LS112二片 74LS08一片74LS00一片
1.1.7实验结论
经过实验可知，满足时序图的变化，产生111→110→101→100→001→000→111的序列。
01
0
0
1
0
11
1
1
0
1
10
1
1
1
1
图1.3.2 的卡诺图
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00
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1
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1
1
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1
11
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图1.3.3Q2n+1的卡诺图
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0
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1
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1
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图1.3.4Q1n+1的卡诺图
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1
1
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01
1
0
0
1
11
1
0
0
1
10
1
0
(1)状态图：
(2)选择的触发器名称:
选用三个CP下降沿触发的边沿JK触发器
(3)输出方程:
Y=
(4)状态方程：
Qn1Q0n
Q2n
00
01
11
10
0
111
000
×××
×××
1
001
100
000110
101
图1.1.1六进制同步减法计数器的次态卡诺图
、
Q1nQ0n
Q2n
00
01
11
10
0
1
0
×
×
1
0
1
1
1
图1.1.2Q2n+1的卡诺图
Q1nQ0n
Q2n
00
01
11
10
0
1
0
×
×
1
0
0
1
0
图1.1.3Q1n+1的卡诺图
Q1nQ0n
Q2n
00
01
11
10
0
1
0
×
×
1
1
0
0
1
图1.1.4Q0n+1的卡诺图
由卡诺图得出状态方程为：
=
= +
=
(5)驱动方程：
= = =1
= = =1
(6)判断能否自启动
010→011→001
1 数字电子设计部分
1.1数字电子技术课程设计报告（自动化专业）
题目一六进制同步减法计数器（无效态：010,011）
1.1.1课程设计的目的
1、了解同步减法计数器工作原理和逻辑功能。
2、掌握计数器电路的分析，设计方法及应用。
3、学会正确使用JK触发器。
1.1.2设计的总体框图
CP Y
1.1.3设计过程