碳化硅bpd基平面位错
碳化硅同质外延质量影响因素的分析与综述
第53卷第2期2024年2月人㊀工㊀晶㊀体㊀学㊀报JOURNAL OF SYNTHETIC CRYSTALSVol.53㊀No.2February,2024碳化硅同质外延质量影响因素的分析与综述郭㊀钰1,2,刘春俊1,张新河2,沈鹏远1,张㊀博1,娄艳芳1,彭同华1,杨㊀建1(1.北京天科合达半导体股份有限公司,北京㊀102600;2.深圳市重投天科半导体有限公司,深圳㊀518108)摘要:碳化硅(SiC)外延质量会直接影响器件的性能和使用寿命,在SiC器件应用中起到关键作用㊂SiC外延质量一方面受衬底质量的影响,例如衬底的堆垛层错(SF)会贯穿到外延层中形成条状层错(BSF),螺位错(TSD)会贯穿到外延层中形成坑点或Frank型层错(Frank SF)等㊂另一方面受到外延工艺的影响,如在外延过程中衬底的基平面位错(BPD)受应力等条件作用会滑移形成Σ形基平面位错(Σ-BPD),衬底的TSD或刃位错(TED)会衍生为腐蚀坑(Pits),以及新产生SF和硅滴等㊂因此,获得高质量的SiC外延晶片需要从优选SiC衬底和优化外延工艺两方面入手㊂本文对外延生长过程中晶体缺陷如何转化并影响器件性能进行了系统分析和综述,并基于北京天科合达半导体股份有限公司量产的高质量6英寸SiC衬底,探讨了常见缺陷,如BPD㊁层错㊁硅滴和Pits等的形成机理及其控制技术,并对Σ-BPD的产生机理和消除方法进行研究,最终获得了片内厚度和浓度均匀性良好㊁缺陷密度低的外延产品,完成了650和1200V外延片产品的开发和产业化工作㊂关键词:碳化硅;同质外延;外延生长;缺陷;位错;小坑中图分类号:O78;O484;O47㊀㊀文献标志码:A㊀㊀文章编号:1000-985X(2024)02-0210-08 Analysis and Review of Influencing Factors of SiCHomo-Epitaxial Wafers QualityGUO Yu1,2,LIU Chunjun1,ZHANG Xinhe2,SHEN Pengyuan1,ZHANG Bo1,LOU Yanfang1,PENG Tonghua1,YANG Jian1(1.Beijing TankeBlue Semiconductor Co.,Ltd.,Beijing102600,China;2.Shenzhen MITK Semiconductor Co.,Ltd.,Shenzhen518108,China)Abstract:The performance and lifetime of silicon carbide(SiC)devices are directly affected by the quality of SiC epitaxial films.On the one hand,the quality of SiC epitaxial films is affected by the quality of substrates.For examples,the stacking faults(SF)in substrates penetrate into the epitaxial layer,forming bar-shaped stacking faults(BSF),and the threading screw dislocation(TSD)penetrate into the epitaxial layer to form pits or Frank-type stacking faults(Frank SF).On the other hand, the quality of SiC epitaxial films is also influenced by the epitaxial growing process.For examples,basal plane dislocation (BPD)in the substrate formΣ-basal plane dislocation(Σ-BPD)in the epitaxial layer under thermal stress or other unstable conditions,the TSD and threading edge dislocation(TED)in the substrate may be etched and derived into pits,and SF and silicon droplets may also be produced.Therefore,high quality SiC substrates and optimized epitaxial growing process are both crucial for obtaining high-quality silicon carbide epitaxial wafers.In this article,based on the SiC epitaxial films grown on 6inch SiC substrates batch-produced by TankeBlue Company,the defects reproducing process in substrates during epitaxial growing were analyzed,and the formation mechanism and controlling technology of common defects such as BPD,SF,silicon droplets and pits were overviewed.The generation mechanism ofΣ-BPD and its eliminating methods were also explored. Finally,we obtained the mass-production technologies of SiC epitaxial films with good thickness and concentration uniformity, and low defect density,which are qualified for making650and1200V SiC-based MOSFETs.Key words:SiC;homo-epitaxial;epitaxial growth;defect;dislocation;pit㊀㊀收稿日期:2023-05-29㊀㊀基金项目:北京市科协卓越工程师培养计划㊀㊀作者简介:郭㊀钰(1983 ),女,辽宁省人,博士,教授级高工㊂E-mail:guoyu03201@㊀㊀通信作者:刘春俊,博士,研究员㊂E-mail:liuchunjun@㊀第2期郭㊀钰等:碳化硅同质外延质量影响因素的分析与综述211㊀0㊀引㊀㊀言SiC作为目前被广泛关注的第三代半导体材料,具有高击穿电压㊁高电子迁移率㊁高热导率等特性,由其制备的半导体器件相比传统的硅(Si)基半导体器件拥有体积小㊁开关损耗低㊁功率密度更高等优势㊂随着绿色能源革命对电力电子器件耐高压㊁低功耗需求的日益迫切,以及电动汽车㊁充电桩等新兴应用的蓬勃发展, SiC器件在智能电网㊁电动汽车㊁轨道交通㊁新能源并网㊁开关电源㊁工业电机和白色家电等领域展现出良好的发展前景和巨大的市场潜力㊂与传统硅功率器件制作工艺不同,SiC功率器件不能直接制作在SiC单晶材料上,必须在导通型SiC单晶衬底上使用外延技术生长出高质量的外延材料,然后在外延层上制作各类器件㊂之所以不直接在SiC衬底上制作SiC器件,一方面是由于衬底的杂质含量较高,且电学性能不够好㊂另一方面是掺杂难度大,即使采用离子注入的方式,也需要后续的高温退火,远不如在外延层上的掺杂效果好㊂因此,制造出外延层的掺杂浓度和厚度符合设计要求的SiC器件至关重要㊂常见的SiC外延技术有化学气相沉积(chemical vapor deposition,CVD)㊁液相外延生长(liquid phase epitaxy,LPE)㊁分子束外延生长(molecular beam epitaxy,MBE)等,目前CVD是主流技术,具备较高生长速率㊁能够实现可控掺杂调控等优点㊂CVD外延生长通常使用硅烷和碳氢化合物作为反应气体,氢气作为载气,氯化氢作为辅助气体,或使用三氯氢硅(TCS)作为硅源代替硅烷和氯化氢,在约1600ħ的温度条件下,反应气体分解并在SiC衬底表面外延生长SiC薄膜㊂目前国内外SiC外延技术已经取得较大进展,产业界也已成功实现6英寸(1英寸=2.54cm)SiC外延批量生产㊂国外产业化公司主要有美国Wolfspeed公司㊁II-VI公司,日本的Showa Ddenko公司等,国内有厦门瀚天天成电子科技有限公司㊁东莞天域半导体有限公司㊁河北普兴电子科技股份有限公司㊁三安集成等㊂2022年美国Wolfspeed公司已成功实现8英寸SiC外延产品的量产㊂市场上主流的量产产品主要是650㊁1200㊁1700V金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET)器件用6英寸外延产品㊂本研究团队基于十多年在SiC衬底材料制备技术研究和产业推广经验的积累,2022年开始启动SiC外延技术研发,重点针对1200V车规级MOSFET器件用SiC外延材料进行研发和产业化工作㊂本文首先介绍了SiC外延的研究历史,然后结合本团队SiC外延产品相关研发工作综述了SiC外延掺杂浓度控制和缺陷控制方面的研究进展,最后对国产SiC外延的发展进行了总结和展望㊂1㊀研发历史SiC同质外延技术研究需要基于SiC衬底开展,因此研发时间晚于SiC衬底,最早开始于20世纪60年代㊂研究人员主要采用了液相外延法[1-3]和CVD法进行SiC同质外延[4-9]㊂但由于SiC存在200多种晶体结构,外延生长时存在严重的多型夹杂问题,因此早期获得的外延材料质量都很差,这也制约了SiC器件的发展㊂第一个突破性的里程碑是在1987年,Kuroda等[10]和美国Kong等[11]各自相继提出了台阶流外延生长模型,在6H-SiC衬底上进行完美多型体复制,并给出了最优偏离晶向和偏角㊂具体来说,代表SiC晶型的堆垛顺序信息主要在SiC衬底表面台阶的侧向,通过SiC衬底表面偏角度的控制,使得同质外延在衬底表面原子台阶处侧向生长,从而继承衬底的堆垛次序,通过台阶流生长实现晶型的完美复制㊂这项技术同样适用其他晶型,如4H-SiC㊁15R-SiC的同质外延生长㊂4H-SiC同质外延的成功促进了SiC基肖特基二极管的研发,带动了4H-SiC在功率器件应用领域独特的发展㊂第二个标志性里程碑是热壁(温壁)CVD反应室设计,传统冷壁CVD反应腔室[12-13]结构较为简单,但存在一些缺点,如晶片表面法线方向的温度梯度非常大,导致SiC晶片翘曲比较严重[14];另外冷壁CVD加热效率比较低,热辐射损耗严重㊂通过热壁CVD反应室设计,腔室内温度梯度得到显著降低,容易实现良好的温度均匀性,这对于产业化生产至关重要㊂第三个里程碑是氯基快速外延生长技术,传统SiC的CVD生长技术通常使用硅烷和碳氢化合物作为反应气体,氢气作为载气,气相中Si团簇容易形成Si滴,导致外延生长工艺窗口相对较窄,同时也限制了外延生长的速率㊂通过引入氯基化学成分(通常有TCS,或者HCl)可以极大地抑制Si团簇,目前已成功应用于212㊀综合评述人工晶体学报㊀㊀㊀㊀㊀㊀第53卷SiC 快速外延生长中[15]㊂近年来,SiC 外延技术逐渐成熟,产业研究重点关注外延材料掺杂浓度控制和缺陷控制两个方面㊂2㊀SiC 外延层的掺杂浓度控制SiC 是优秀的宽禁带半导体材料,其优点是可以相对容易地在一个宽的范围内控制n 型和p 型掺杂㊂氮(N)或磷(P)用于n 型掺杂,而铝(Al)常用于p 型掺杂㊂硼(B)也曾用作p 型掺杂,但其电离能较大(约350MeV)[16],现在已经不是p 型掺杂的首选㊂Larkin 等[17-19]发现的竞位效应是实现SiC 掺杂控制的关键㊂N 原子替位C 原子位置,而P㊁Al 和B 替位Si 原子位置㊂因此,低C /Si 比有利于提高N 掺杂效率,高C /Si 比不利于N 的掺入;对于Al 和B 则刚好相反㊂目前大部分SiC 器件是基于n 型外延材料制作,氮气也是普遍采用的掺杂气体,N 掺杂与氮气流量㊁生长温度和压力㊁C /Si 比㊁生长速率等参数的依赖关系已有详细的研究[20-22],可以实现N 掺杂浓度大范围的调控(1ˑ1014~2ˑ1019cm -3)㊂对于大尺寸SiC 外延材料,SiC 外延层掺杂浓度的均匀性(δ/mean)是研究及产业界目前关注的另一重点㊂2011年Burk 等采用热壁气相外延(vapour phase epitaxy,VPE)炉制作出了厚度均匀性和浓度均匀性分别低于1.6%和12%的6英寸SiC 外延片[23],2014年Thomas 等在2800W 设备上获得了厚度和浓度均匀性分别低于1.5%和8%㊁良品率97.5%的外延片[24-25]㊂8英寸外延片方面,Mattia 和Danilo 等各自在PE1O8设备上获得厚度和浓度均匀性均低于2%的外延片[26]㊂在水平式外延生长中,气体高速流入生长腔室,中心流速高,两侧接近生长腔室边界的地方流速降低;同时在气体流动的方向上,随着反应气体的消耗,反应气体的浓度降低,这些现象会引起SiC 外延层厚度和浓度的不均匀,进而影响器件的性能㊂解决上述问题的方法是设计适当的反应腔室结构,从进气端到尾气端的反应腔室逐步变窄,使得气体的速度沿着流动方向增加,同时反应气体向衬底的扩散距离减小,抵消气体消耗和边界流速降低带来的影响㊂另外,通过调整SiC 衬底的旋转速度,使用适当比例的氩气和氢气的混合气体作为旋转气体源,调整反应气体中的C /Si 比例,调整中路和旁路的反应气体和掺杂气体的流量,都可以获得更加均匀的载流子浓度和厚度分布[27]㊂图1㊀量产外延片的载流子浓度均匀性(a)和厚度均匀性(b)分布统计Fig.1㊀Uniformity of doping (a)and thickness (b)of epi-wafers 本团队采用水平式外延生长方法,三氯氢硅和乙烯作为反应气源,氮气作为掺杂气体,氢气作为载气,氢气和氩气作为驱动托盘旋转的气源,生长厚度适用于1200V 的SiC 基MOSFET 用SiC 外延层㊂通过调整掺杂氮气在中心和边缘分布比例㊁托盘旋转的速度以及旋转气体中氩气与氢气的比例,优化外延工艺的C /Si 比等生长参数,实现SiC 外延层掺杂浓度及均匀性的有效控制,图1是量产1000片的厚度和浓度均匀性统计数据,C /Si 比在1.0~1.2㊁温度在1600~1650ħ和压力在100mbar 的工艺条件下,统计的外延产品100%达到厚度均匀性小于3%㊁浓度均匀性小于6%㊂3㊀SiC 外延层的缺陷控制研究根据晶体缺陷理论,SiC 外延材料的主要缺陷可归纳为4大类:点缺陷㊁位错(属于线缺陷)㊁层错(属于面缺陷)和表面缺陷(属于体缺陷)㊂3.1㊀点缺陷SiC 外延材料的点缺陷主要有硅空位㊁碳空位㊁硅碳双空位等缺陷[28-30],它们在禁带中产生深能级中心,影响材料的载流子寿命㊂在轻掺杂的SiC 外延层中,点缺陷产生的深能级中心浓度通常在5ˑ1012~2ˑ1013cm -3,与外延生长条件特别是C /Si 比和生长温度相关㊂3.2㊀位㊀错SiC 材料的位错包括螺位错(threading screw dislocation,TSD)㊁刃位错(threading edge dislocation,TED)㊀第2期郭㊀钰等:碳化硅同质外延质量影响因素的分析与综述213㊀和基平面位错(basal plane dislocation,BPD)㊂微管是伯氏矢量较大的螺位错形成的中空管道,可认为是一种超螺位错㊂SiC外延层的位错缺陷基本都和衬底相关,图2是SiC外延层中观察到的典型位错演变图[31-32]㊂大部分微管和螺位错会复制到外延层中,在合适的工艺条件下,部分微管分解为单独的螺位错,形成微管闭合[33],只有一小部分TSD(<2%)转为Frank型层错[34-35]㊂衬底TED基本都会复制到外延层中㊂图2㊀4H-SiC外延层中位错演变图Fig.2㊀Schematic illustration of dislocation evolution process in4H-SiC epitaxial layerBPD位错主要源于衬底中BPD向外延层的贯穿,通常偏4ʎ4H-SiC衬底中大部分BPD位错(>99%)在外延过程中会转化为TED位错,只有少于1%左右的BPD会贯穿到外延层中并达到外延层表面㊂在后续器件制造中,BPD主要影响双极型器件的稳定性,如出现双极型退化现象[36-40]㊂在正向导通电流的作用下, BPD可能会延伸至外延层演变成堆垒层错(SF),造成器件正向导通电压漂移㊂由于刃位错对器件性能的影响要小得多,所以提高SiC外延生长过程中BPD转化为TED的比例,阻止衬底中的BPD向外延层中延伸对提高器件的性能十分重要㊂对于BPD向TED的转化技术已经有比较多的研究报道,例如,外延生长前的KOH刻蚀或氢气刻蚀优化表面[41]㊁外延生长间断[42],或者提高生长速率,结合这些技术,转化率已经提升到99.8%,甚至达到100%[43]㊂此外生长过程中,在应力等条件作用下,BPD很容易在衬底和外延层界面上沿着台阶流法线方向发生滑移,形成界面位错(interfacial dislocations)[44-45],滑移方向取决于BPD的伯氏矢量及应力方向㊂特定条件下,成对BPD同时发生滑移,会形成Σ-BPD㊂在本团队研发过程中也观察到过该缺陷,其典型形貌如图3所示,光致发光检测BPD形貌如图3(a)所示,对外延片进行KOH腐蚀后形貌如图3(b)所示,可以看到一个Σ-BPD包含两条界面位错,其长度可以达到毫米级,在其尾部存在两个BPD㊂Σ-BPD形成机理示意图如图3(c)所示[46-47],其起源于衬底的BPD对,其伯氏矢量方向刚好相反,滑移过程中形成两条界面位错和2个半环位错(half-loop arrays,HLAs)㊂半环位错的长度不一,决定于其驱动力大小,影响滑移的驱动力主要是温场的不均匀性㊂图3㊀Σ-BPD的形貌图(a)㊁氢氧化钾腐蚀坑图(b)和形成机理示意图(c)Fig.3㊀Morphology(a),etched image by KOH(b)and schematic illustration of formation mechanism(c)ofΣ-BPD针对外延BPD,本文在快速外延生长的基础上优化外延层缓冲层工艺窗口,目前可以实现BPD密度小于0.1cm-3的外延层批量制备,如图4所示㊂3.3㊀层错缺陷SiC外延层中的层错包括两大类:一类来源于衬底的层错和位错缺陷,衬底的层错会导致外延层形成214㊀综合评述人工晶体学报㊀㊀㊀㊀㊀㊀第53卷图4㊀外延片的BPD 分布(a)及其统计(b)Fig.4㊀Distribution of BPD (a)and its statistics (b)of epi-wafers Bar-shaped SFs [48-49],衬底的部分TSD 如3.2所述会形成Frank SFs;另一类层错为生长层错(in-grown SFs),是外延生长过程中产生的,与衬底质量没有关系㊂目前,大多数外延层错属于第二类,这些层错中绝大部分为Shockley SFs,是通过在基平面中的滑移产生的[50-51]㊂这些层错缺陷都会对器件性能产生不利影响,例如漏电流的增加㊂降低外延生长速率㊁原位氢气刻蚀优化㊁增加生长温度㊁改善衬底质量都可以有效降低层错数量,本研究团队已经可以提供Shockley SFs 密度小于0.15cm -2的6英寸SiC 衬底㊂3.4㊀表面缺陷SiC 外延层表面缺陷尺度比较大,一般通过光学显微镜可以直接观察到,包括掉落物[52]㊁三角形缺陷[53-54]㊁ 胡萝卜 缺陷[55-56]㊁彗星缺陷[57]㊁硅滴[58]和浅坑[59-60]㊂掉落物主要由反应室的部件上形成的SiC 颗粒脱落形成,通过定期清理或更换反应室部件能够有效控制㊂其他几种表面缺陷的形成机制目前已经有了较多研究,虽然不能形成统一的模型,但是大部分与衬底表面状态(包括划痕/损伤层㊁颗粒沾污㊁凹坑)㊁衬底位错(特别是TSD)等缺陷存在一定的关联性㊂由于台阶流生长模式的放大作用和位错转化的综合效应,导致缺陷形成各种宏观表面形貌特征㊂表面缺陷与器件性能的影响目前也已经有了较多的研究报道,除浅坑缺陷外,其他表面缺陷基本都会对器件的性能产生一定的不利影响,导致器件击穿电压降低或者反向漏流增加[61]㊂浅坑(Pits)是4H-SiC 外延层表面出现在TSD 位错顶端的小凹陷或小坑状的形貌缺陷,其宽度尺度小于10μm㊂TED 在外延层表面引起的小坑尺寸远小于TSD 诱发的小坑尺寸,很难被观察到㊂图5是本团队在外延生长中观察到的典型浅坑AFM 形貌,在台阶流动方向的上游端,小坑缺陷有陡峭的倾斜侧面,在下游端,侧面相对平缓,通过AFM 可以看到Pits 宽度为2μm,深度为4nm,深宽比约为0.002㊂Ohtani㊁Noboru 等则利用TUNA 技术研究了Pits 和Large Pits 的产生机理,认为宽度在几微米㊁深度在14nm 左右的Large pits 是由TSD 产生,而宽度在1μm㊁深度在3~4nm 的Pits 由TED 产生[62-63]㊂近年来,有研究表明:当存在浅坑时,由于几何效应会导致局部电场集中,对于二极管特性基本不存在负面影响㊂Kudou 等[64]研究了Pits 缺陷对SiC 器件的影响,认为Pits 密度不会影响SBD 的漏电流和MOSFET 的TDDB 栅氧可靠性㊂同时指出深宽比较小(小于0.02)的Pits对SBD 和MOSFET 的影响较小㊂图5㊀外延表面宽度和深度分别为2μm 和4nm 的浅坑的AFM 照片Fig.5㊀AFM image of a pit with 2μm width and 4nm depth降低Pits 的主要途径包括:优选TSD 数量较少的优质衬底㊁降低碳硅比和降低外延生长速率㊂目前市场上主要的商业化衬底中TSD 的密度小于1000cm -2㊂本研究团队已经可以提供TSD 密度小于300cm -2的6英寸SiC 衬底㊂通过采用优质衬底,调整外延工艺,可以将Pits 数量从103降低到50以内㊂综合来看,SiC 外延层缺陷一方面取决于衬底结晶质量以及表面加工质量,另一方面受制于外延生长工艺窗口的优化,需要综合考虑各种缺陷的调整方案,例如提高外延生长速率会导致BPD 向TED 转化率的提㊀第2期郭㊀钰等:碳化硅同质外延质量影响因素的分析与综述215㊀高,但会导致层错密度的增加㊂基于本研究团队量产的高质量6英寸SiC衬底,本团队通过大量的实验研究,可以有效控制住SiC外延的各种缺陷,完成650和1200V外延片产品开发和产业化工作㊂图6是典型的650和1200V外延片产品缺陷mapping图,3mmˑ3mm良品率分别为98.9%和97.3%㊂图6㊀650和1200V外延片产品缺陷mapping图Fig.6㊀Mapping diagram of defects in650and1200V epi-wafers4㊀结语与展望SiC外延在产业链中起着承上启下的重要作用,通过不断积累对SiC材料的性能认知和改良,以及器件的不断迭代验证,最终提升外延品质,推动SiC器件的应用㊂本文采用天科合达自有的商业化6英寸衬底,在4H-SiC同质外延过程中,研究了外延层中BPD㊁层错㊁硅滴和Pits缺陷的控制,并对Σ-BPD的产生机理和消除进行研究,最终获得厚度均匀性小于3%㊁浓度均匀性小于6%㊁表面粗糙度小于0.2nm㊁良品率大于96%㊁BPD密度小于0.1cm-2的外延产品㊂目前从本团队的研发进度来看,通过对工艺温度㊁C/Si比和生长速率等参数优化使得浓度和厚度均匀性分别控制在3%和2%以内,BPD的密度可以控制在0.075cm-2以内,但仍需要大量的外延数据进行工艺稳定性验证㊂参考文献[1]㊀BRANDER R W,SUTTON R P.Solution grown SiC p-n junctions[J].Journal of Physics D:Applied Physics,1969,2(3):309-318.[2]㊀IKEDA M,HAYAKAWA T,YAMAGIWA S,et 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al.Influence of epi-layer growth pits on SiC device characteristics[J].Materials Science Forum,2015,821/822/823:177-180.。
碳化硅碎裂_失效原因_解释说明
碳化硅碎裂失效原因解释说明1. 引言1.1 概述碳化硅是一种重要的结构材料，具有高硬度、高熔点、耐腐蚀和优异的热导性能等特点。
它在航空航天、电子器件、光学器件等领域广泛应用。
然而，碳化硅在使用过程中常常出现碎裂失效问题，严重影响了其性能和寿命。
因此，对于碳化硅碎裂失效原因进行深入探究和解释十分必要。
1.2 文章结构本文旨在系统地讨论碳化硅碎裂失效的原因并进行解释说明。
首先，在第2部分中将介绍碳化硅的定义与背景以及其成分和结构特点。
接着，在第3部分中将详细阐述外部因素对碳化硅碎裂失效的影响机制。
再者，在第4部分中将进一步解释说明扩散作用和晶格缺陷、温度梯度和应力作用、以及加工缺陷对碳化硅失效的影响原因。
最后，在第5部分将对以上观点进行总结，并给出未来研究方向的展望和建议。
1.3 目的本文的目标是对碳化硅碎裂失效进行全面深入的原因解释和说明。
通过对碳化硅结构、外部环境以及加工缺陷等因素的综合分析，旨在揭示碳化硅碎裂失效的机制，为进一步改善碳化硅材料的性能和提高其应用寿命提供理论依据。
2. 碳化硅碎裂失效原因：2.1 定义与背景：碳化硅是一种陶瓷材料，具有高熔点、高硬度和高耐热性等特点。
它被广泛应用于电子、能源和冶金等领域。
2.2 成分和结构特点：碳化硅由碳和硅元素组成，结晶方式为立方晶系。
其晶体结构稳定且颗粒间无规则排列，形成了一种均匀的微晶结构。
2.3 外部因素影响：碳化硅的断裂失效主要受到以下外部因素的影响：张力：在应力作用下，碳化硅会产生内部的应力集中。
当这些应力达到材料的抗拉极限时，就会引发裂纹的扩展和断裂。
温度梯度：不同部位受到不同温度影响时，会形成温度梯度。
由于碳化硅具有较低的导热性能，在温度梯度作用下容易产生热应力，导致材料失效。
加工缺陷：在制造过程中可能会引入各种加工缺陷，如气孔、夹杂物等。
这些缺陷会影响碳化硅的力学性能，并可能成为应力集中的起始点，导致碳化硅断裂。
上述外部因素共同作用下，碳化硅容易发生碎裂失效现象。
【豆丁推荐】-》一种基于第一性原理的4H_SiC结构缺陷计算模型
0.引言SiC 材料具有宽禁带、高临界击穿电场、高饱和电子漂移速度和高的热导率等各种优秀特性。
目前，SiC 外延生长技术的主要问题是外延层中高密度的缺陷。
主要包括螺旋位错(TSDS)、刃型位错(TEDS)和基面位错(BPDS)等，其密度分别为104,104~105,104~105cm -2[1]。
在4H-SiC 外延生长工艺中，衬底上的基面位错能够转化成外延层中的刃型位错。
这种转化降低了外延层中基面位错的密度，也就减小了外延层中缺陷对SiC 器件的损害。
通过对基面位错的模拟，可以计算位错的密度和分布，态密度，能带结构，基面位错的转化等[2]。
将结构缺陷模拟应用于PIN 二极管的优化，在实验无法勘察位错外貌和结构，或者研究自然条件下很难出现位错的界面时，用计算机模拟位错可以为位错研究提供依据。
基于计算模拟，人们对碳化硅材料特性进行了广泛的研究。
1986年Bacon ，Liang 等人采用Linnard-Jones 势模拟了多种六角密集结构的金属位错结构；1994年MeijieTang [3]等通过修正Tersoff 势函数，延长粒子之间作用的范围，对晶体SiC 材料的力学性质进行了模拟。
Chang K J [4]等，利用abinitio 分子动力学模拟对SiC 的结构、电子云密度进行了模拟。
目前对于4H-SiC 位错的模拟还很少，它的结构及模型还待于探索和研究。
本文主要介绍了一种4H-SiC 结构位错模型及计算模拟过程中的主要技术细节。
1.4H-SiC 的计算模拟基本模拟过程是在一定系统及已知分子势能函数下，从计算分子间作用力着手，求解牛顿运动方程，来计算作用在原子集团上每个原子的力[5]。
准确确定位错芯原子组态的合理方法是采用半离散模型，即把晶体划分为两个区域：靠近位错芯(包含位错芯)的区域I ，在次以外的区域为区域II 。
在区域I 中引入一缺陷，此时要根据弹性理论所预计的位移来改变原子坐标，然后原子同时弛豫，通过反复迭代方程，使系统中每个原子逐步位移到势能最低位置，从而确定出最小势能的原子组态。
半导体碳化硅中位错的识别及其在单晶生长过程中的演变
半导体碳化硅中位错的识别及其在单晶生长过程中的演变下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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碳化硅单晶抛光片位错密度检测方法
T/IAWBS XXX-XXXXICS ：29.045中国文献标准分类号：H80/84 备案号中关村天合宽禁带半导体技术创新联盟团体标准T/IAWBS XXX-XXXX代替 T/IAWBS XXX-XXXX碳化硅单晶抛光片位错密度检测方法a method of examination of dislocation density in silicon carbide polished wafer（初稿草案）XXX-XX-XX 发布 XXX-XX-XX 实施T/IAWBS XXX-XXXX前言本标准依据GB/T 20004制定，并按照GB/T 1.1-2009给出的规则起草。
请注意本文件中的某些内容可能涉及专利，本文件的发布机构不承担识别这些专利的责任。
本标准由中关村天合宽禁带半导体技术创新联盟标委会归口本标准起草单位：本标准主要起草人：T/IAWBS XXX-XXXX 碳化硅抛光片位错密度检测方法1 范围本标准适用于检测面为（0001）面碳化硅单晶抛光片的位错密度的检测。
2 术语和定义GB/T 14264确立的术语和定义适用于本标准。
2.1 基平面位错 Basal Plane Dislocation（BPD）其位错线与博格斯矢量均位于{0001}晶面上的线性位错。
2.2 螺位错 Threading Screw Dislocation （TSD）位错线和伯格斯矢量平行的位错，为螺形位错，简称螺位错。
2.3 刃位错 Threading Edge Dislocation （TED）位错线和伯格斯矢量垂直的位错，为刃形位错，简称刃位错。
2.4 正交取向偏离 orthogonal misorientation当晶体端面有意偏离(0001)晶面时，晶体端面法向矢量在(0001)面的投影与(0001)面上最近的[112__0]方向的夹角，定义为正交取向偏离（见图1）。
图1 晶体端面正交取向偏离示意图3 原理采用择优化学腐蚀技术显示位错，晶体中位错线周围的晶格发生畸变，当用熔融KOH腐蚀晶体表面时，在晶体表面上的位错线露头处，腐蚀速度较快，因而容易形成有某些低指数面组成的带棱角的具有特定形状的腐蚀坑。
4H-SiC外延层中堆垛层错与衬底缺陷的关联性研究
4H-SiC外延层中堆垛层错与衬底缺陷的关联性研究郭钰;彭同华;刘春俊;杨占伟;蔡振立【摘要】本研究探讨了同质外延生长的4H-SiC晶片表面堆垛层错(SF)的形貌特征和起因.依据表面缺陷检测设备KLA-Tencor CS920的光致发光(PL)通道和形貌通道的特点,将SF分为五类.其中I类SF在PL通道图中显示为梯形,在形貌图中不显示;II类SF在PL通道图中显示为三角形,且与I类SF重合,在形貌图中显示为胡萝卜形貌.III-V类SF在PL通道图中均显示为三角形,在形貌图中分别显示为胡萝卜、无对应图像或三角形.研究结果表明,I类SF起源于衬底的基平面位错(BPD)连线,该连线平行于<11ˉ00>方向,在生长过程中沿着<112ˉ0>方向移动,形成基平面SF.II 类和大部分的III-IV类SF起源于衬底的BPD,其中一个BPD在外延过程中首先转化为刃位错(TED),并在外延过程中延<0001>轴传播,其余BPD或由TED分解形成的不全位错(PDs)在(0001)面内传播形成三角形基平面SF.其余的III-V类SF起源于衬底的TED或其它.II-III类SF在形貌通道中显示为胡萝卜,而IV类SF不显示,主要区别在于外延过程中是否有垂直于(0001)面的棱镜面SF与表面相交.上述研究说明减少衬底的BPD,对减少外延层中的SF尤为重要.【期刊名称】《无机材料学报》【年(卷),期】2019(034)007【总页数】7页(P748-754)【关键词】碳化硅;同质外延;位错;堆垛层错【作者】郭钰;彭同华;刘春俊;杨占伟;蔡振立【作者单位】北京天科合达半导体股份有限公司,北京 102600;新疆天富能源股份有限公司,石河子 832000;北京天科合达半导体股份有限公司,北京 102600;新疆天富能源股份有限公司,石河子 832000;北京天科合达半导体股份有限公司,北京102600;北京天科合达半导体股份有限公司,北京 102600;北京天科合达半导体股份有限公司,北京 102600【正文语种】中文【中图分类】O77SiC是目前受到广泛关注的半导体材料, 具有宽带隙、高击穿电场、高饱和电子漂移速度和高导热性等优异性能, 是制作高温、高频、大功率和低损耗器件的优良材料[1-3]。
革命性半导体材料——碳化硅单晶
革命性半导体材料——碳化硅单晶作者：丁雪来源：《新材料产业》2017年第08期无限多样、纷繁复杂、千变万化的物质世界有多种形态存在，有固态、液态、气态还有超固态和离子态等。
半导体材料的发现可以追溯到19世纪，随着双极性晶体管的引入，半导体时代于20世纪中期展开。
半导体材料作为现代信息和新能源技术的基础受到人们的广泛关注。
它的发展和应用带给人们福音，尤其是在通信、高速计算、大容量信息处理、可再生清洁能源、空间防御、电子对抗以及武器装备的微型化、智能化等等这些对国民经济和国家安全至关重要的领域出现了巨大的进步。
作为第3代宽带隙半导体材料的代表，碳化硅（SiC）单晶材料具有禁带宽度大（约是Si的3倍）、热导率高（约是Si的3.3倍）、电子饱和迁移速率高（约是Si的2.5倍）和击穿电场高（约是Si的10倍）等性质。
从元素周期表我们可以看到，碳（C）和硅（Si）处于碳族元素的第2和第3周期，原子序数为6和14，在是上下相邻的位置（如图1），这说明它们在某些方面具有类似的性质。
在自然界中，C元素是无处不在，含碳化合物是构成形形色色的生命的物质基础。
Si元素在地壳中含量巨大，但它的单质直到19世纪才被发现和确认。
1811年盖·吕萨克和泰纳尔首次制备出纯净的硅，到1823年瑞典人永斯·雅各布·贝采利乌斯再次制得纯硅后，硅被确认为元素。
虽然出世较晚，但它在半导体及现代通讯业中的作用却无法替代。
碳和硅是同一个大家族中的2个亲兄弟[1]，硅与碳的唯一合成物就是SiC。
SiC晶体结构具有同质多型的特点，其基本结构是Si-C四面体结构，如图2所示，它是由4个Si原子形成的4面体包围一个碳原子组成，按相同的方式一个Si原子也被4个碳原子的4面体包围，属于密堆积结构。
SiC多型晶体的晶格常数可以看作常数，而晶格常数C不同，构成了数目很多的SiC同质多型体。
若把这些多型体看作是由六方密堆积的Si层组成，紧靠着Si原子有一层碳原子存在，在密排面上Si-C双原子层有3种不同的堆垛位置。
碳化硅bpd基平面位错
碳化硅bpd基平面位错
碳化硅（SiC）是一种广泛应用的半导体材料，其在电子器件和功率设备中具有许多优越的特性。
平面位错是SiC晶体中的一种晶格缺陷，也被称为基平面位错。
基平面位错是指晶格中某个平面上的原子排列异常，其中一部分原子被缺失或替换。
这种位错通常在晶体生长或加工过程中形成，可能会引起晶体结构的畸变和电学性能的变化。
基平面位错可以通过其晶格点阵的排列方式来描述。
常见的基平面位错包括晶体中的普通位错和双位错。
普通位错是指在晶体中某个平面上的原子排列出现缺陷，导致该平面上的原子密度变化。
这种位错通常是由原子缺失或替代引起的，其效应可以通过晶格畸变或形成局部应力场来传播。
双位错是指在晶体中两个基平面位错相互靠近，形成一对位错。
这种位错的形成通常是由于晶体生长或加工过程中的应力引起的。
双位错可以引起晶体中的位错线，从而导致晶体中的局部畸变。
基平面位错的存在可能会对SiC晶体的电学性能产生影响。
它们可以
影响晶体的载流子输运和能带结构，从而影响半导体器件的性能。
因此，在制备SiC器件时，需要考虑基平面位错的数量和分布，以确保器件的可靠性和性能。
总结起来，碳化硅的基平面位错是晶格中的一种缺陷，通常由晶体生长或加工过程中的原子缺失或替代引起。
它们可能会引起晶体结构的畸变和电学性能的变化，因此在SiC器件制备中需要加以考虑。
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碳化硅BPD基平面位错
1. 碳化硅BPD基平面位错的概述
碳化硅是一种重要的半导体材料，在电力电子、光电子和高温电子等领域具有广泛的应用。
其中BPD（Basal Plane Dislocation）基平面位错是碳化硅晶体的一种典型缺陷。
本文将对碳化硅BPD基平面位错进行全面、详细、完整和深入的探讨。
2. 碳化硅BPD基平面位错的形成机理
碳化硅晶体中的BPD基平面位错形成是由于晶体生长过程中的缺陷引起的。
具体来说，碳化硅晶体生长过程中存在的污染物、杂质、温度梯度、晶格不匹配等因素会导致位错的形成。
BPD基平面位错在晶体生长过程中的形成机理可以通过以下几个方面来解释：
2.1 温度梯度引起的应力
在碳化硅晶体生长过程中，由于改变温度或快速冷却等因素引起的温度梯度会产生内部应力。
这种应力会导致晶体中的位错形成，并形成BPD基平面位错。
2.2 晶格不匹配引起的伸缩势
碳化硅晶体的晶格参数与生长时所处环境中的其他材料的晶格参数不一致，这会导致晶体的伸缩势。
伸缩势可能导致晶体中的应力集中，从而形成位错，进而发展成BPD基平面位错。
2.3 污染物、杂质引起的位错核
碳化硅晶体生长过程中，污染物、杂质的存在可能会形成位错核，从而导致BPD基平面位错的形成。
这些位错核可以成为位错传播的起点，并最终形成BPD基平面位错。
2.4 晶体生长过程中的机械应力
在碳化硅晶体生长过程中，机械应力会导致晶体中的位错形成。
这些机械应力可以来源于外界施加在晶体上的应力，也可以是晶体自身由于形变而产生的应力。
3. 碳化硅BPD基平面位错的性质和特点
BPD基平面位错是碳化硅晶体的一种常见位错，它有着以下的性质和特点：
3.1 方向性
BPD基平面位错的产生与晶体的晶向相关。
它们在碳化硅晶体中的方向决定了它们
的运动和传播方式。
3.2 形态多样
BPD基平面位错的形态多样，可以是直线状、环形或交叉形状。
这种多样性由位错
的核心结构和位错的运动方式决定。
3.3 影响晶体性能
BPD基平面位错对碳化硅晶体的性能具有显著影响。
它们可能导致电子迁移率降低、杂质捕捉、载流子寿命缩短等不良效应，降低晶体的电学和光学性能。
3.4 位错的传播和消除
BPD基平面位错的传播路径通常是沿着晶体中的特定晶向，它们可以从晶体的一个
部分传播到另一个部分。
位错的传播可以通过热退火等方式来消除或减弱。
4. 碳化硅BPD基平面位错的检测和表征方法
为了研究和表征碳化硅晶体中的BPD基平面位错，科学家们开发了多种检测和表征方法。
以下是几种常用的方法：
4.1 原子力显微镜（AFM）
原子力显微镜可以用来观察和测量碳化硅晶体表面的形貌和位错的密度。
通过扫描晶体表面，AFM可以获取纳米级别的表面形状和结构信息，并对BPD基平面位错进
行定量表征。
4.2 透射电子显微镜（TEM）
透射电子显微镜可以用来观察和测量碳化硅晶体中的位错。
通过透射电子显微镜的高分辨率成像，可以获得位错的位置、形态和密度等信息，进而对BPD基平面位错进行定量表征。
4.3 光致发光（PL）
光致发光可以用来研究碳化硅晶体中的位错对电子和光子能级的影响。
位错会导致碳化硅晶体的能带结构发生改变，从而影响光致发光的特性。
通过对比有位错和无位错样品的光致发光谱，可以定性和定量分析BPD基平面位错的存在和影响。
5. 碳化硅BPD基平面位错的应用和研究方向
BPD基平面位错的研究对于碳化硅晶体的应用具有重要意义。
以下是一些相关的应用和研究方向：
5.1 碳化硅电力电子器件
碳化硅BPD基平面位错的存在会降低电力电子器件的性能。
因此，研究如何控制和减少位错的形成，提高碳化硅晶体的质量，对于电力电子器件的性能提升具有重要意义。
5.2 光学器件
碳化硅具有优良的光学性能，可以用于制造光学器件。
然而，BPD基平面位错的存在会降低碳化硅光学器件的效率和寿命。
研究如何处理和消除BPD基平面位错，提高碳化硅光学器件的性能，是一个热门的研究方向。
5.3 检测和表征方法的改进
目前，对于碳化硅BPD基平面位错的检测和表征方法还存在一些局限性。
研究如何改进这些方法，提高其准确性和效率，对于更好地理解和控制BPD基平面位错具有重要意义。
结论
本文全面、详细、完整和深入地探讨了碳化硅BPD基平面位错的相关主题。
通过了解其形成机理、性质和特点，并介绍了常用的检测和表征方法，以及相关的应用和研究方向，我们对碳化硅BPD基平面位错有了更深入的理解。
未来的研究将进一步改进碳化硅晶体的质量，提高电子和光学器件的性能。