组成原理课程设计报告-阵列乘法器的设计与实现

沈阳航空航天大学
课程设计报告
课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现
院（系）：计算机学院
专业：计算机科学与技术
班级：
学号：
姓名：
指导教师：施国君
完成日期：2014年01月10日
沈阳航空航天大学课程设计报告
目录
第1章总体设计方案 (2)
1.1设计原理 (2)
1.2设计思路 (2)
1.3设计环境 (3)
第2章详细设计方案 (5)
2.1总体方案的设计与实现 (5)
2.1.1创建顶层图形设计文件 (5)
2.2功能模块的设计与实现 (6)
2.2.1输入加法器模块的设计与实现 (6)
2.3阵列乘法器的设计与实现 (8)
第3章编程下载与硬件测试 (10)
3.1编程下载 (10)
3.2硬件测试及结果分析 (10)
参考文献 (13)
附录 (14)
第1章 总体设计方案
1.1 设计原理
以COP2000实验仪、FPGA 实验板为硬件平台，采用Xilinx Foundation F3.1设计工具和COP2000仿真软件，采用自上而下的设计方法，设计并实现阵列乘法器功能。

阵列乘法器的设计原理如图1.1所示，X1,X2,X3,X4, Y1,Y2,Y3,Y4为阵列乘法器的输入端， S1~S8为阵列乘法器的输出端。

图中的排列形式和笔算乘法的位积排列形式相似。

阵列的每一行由乘数Y 的每一位数位控制，而各行错开形成的每一列由被乘数X 的每一位数位控制。

图中方框内的电路由一个与门和一个全加器组成。

由于采用阵列结构，虽然采用加法器数量较多，但内部结构规则，采用超大规模集成电路很容易实现，可大大提高运算速度。

图1.1 阵列乘法器原理图
1.2 设计思路
阵列乘法器是设计主要包含如下3个部分：
S6S5S4S3
S2
S1
乘 积 P = P 4
0P1
P2
P3
部
分
积
1、加法器的设计与实现；
2、阵列乘法器的设计与实现；
3、下载与硬件测试；
阵列乘法器的设计与实现采用自上而下的设计方法，在这3个部分中分别设计实现相应功能的器件，在连接具体电路时配合相应脉冲和门电路以达到预期效果。

乘法器采用硬件描述语言进行电路设计并实现给定的功能，设计的原理图经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

1.3设计环境
硬件环境：
1、伟福COP2000型计算机组成原理实验仪：COP2000各单元部件都以计算机结构模型布局，清晰明了，各寄存器、部件均有 8位数据指示灯显示其二进制值，两个 8段码 LED显示其十六进制值，清楚明了，两个数据流方向指示灯，以直观反映当前数据值及该数据从何处输出，而又是被何单元接收的。

这是该产品独创的“实时监视器”,使得系统在实验时即使不借助 PC机，也可实时监控数据流状态及正确与否。

各实验模块的数据线、地址线与系统之间的挂接是通过三态门，而不是其它实验设备所采用的扁平连线方法，而数据线、地址线是否要与系统连通，则由用户连线控制，这样，就真实的再现了计算机工作步骤。

2、XCV200实验板：在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。

用FPGA 实验板可设计8 位16 位和32 位模型机。

软件环境：
1、Xilinx Foundation3.1设计软件：Xilinx Foundation3.1是Xilinx公司的主要可编程器件开发工具，塔可以开发Xilinx公司的Spar tan,Virtex,CX4000,CX3000,CX5200系列的FPGA芯片。

该平台功能强大，主要用于百万逻辑门级的设计和1Gb/s的告诉通信内核的设计。

2、COP2000仿真软件：COP2000系统的运算器采用了代表现代科技的EDA 技术设计，随机出厂时，已提供一套已装载的方案，能进行加、减、与、或、带
进位加、带进位减、取反、直通八种运算方式。

它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能。

第2章详细设计方案
2.1 总体方案的设计与实现
为了进一步提高乘法运算速度，可采用类似人工计算的方法，阵列的每一行送入乘数Y的每一数位，而各行错开形成的每一斜列则送入被乘数的每一数位。

4×4阵列乘法器可以由16个输入加法器构成的；输入加法器可以由一个与门和一位全加器构成；一位全加器可以用一个两输入或门模块和两个半加器模块构成。

一位全加器的整体设计包含两半加器构成，半加器由异或门构成。

电路实现基于XCV200可编程逻辑芯片，在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件
4×4阵列乘法器由四位被乘数输入端(X4X3X2X1)、四位乘数输入端(Y4Y3Y2Y1)和八位乘积输出端(Z8Z7Z6Z5Z4Z3Z2Z1)组成。

利用Xilinx foundation f3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1.1所示。

图2.1 阵列乘法器整体设计框图
2.2 功能模块的设计与实现
2.2.1输入加法器模块的设计与实现
4位输入端加法器可以由一个与门和一位全加器构成，一位全加器可以由两个与门，三个异或门及一一个或门构成，四个输入为XIN、YIN、PARTIN，CNIN，两个输出为PARTOUT、CNOUT。

其设计过程如图2.2.1所示。

图2.2.1 4位输入端加法器设计框图
为了能在图形编辑器（原理图设计输入方式）中调用此器件，需要为此器件创建一个元件图形符号，可用Xilinx Foundation3.1编译器的Create Symbol模块实现。

此元件封装如图2.2.2所示。

图2.2.2 4位输入端加法器元件符号图
4位输入端加法器的具体功能如表2.2.3所示。

为了验证其功能的正确性，可用Xilinx ISE编译器的Simulator模块实现对创建的乘法器元件进行功能仿真。

其仿真结果如图2.2.4所示。

图2.2.4 4位输入端加法器仿真结果
2.3 阵列乘法器的设计与实现
4×4阵列乘法器可以由16个的4输入加法器构成，其具体设计过程如图2.3.1所示。

图2.3.1 4×4阵列乘法器设计过程
阵列乘法器元件图形符号如图2.3.2所示。

图2.3.2阵列乘法器元件图形符号
图2.3.3 4×4阵列乘法器封装图
为了验证其功能的正确性，可用Xilinx ISE编译器的Simulator模块实现对创建的阵列元件进行功能仿真。

其仿真结果如图2.3.4所示。

图2.7 阵列乘法器功能仿真波形结果
第3章编程下载与硬件测试
3.1 编程下载
利用COP2000仿真软件的编程下载功能，将得到ADD11.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

3.2 硬件测试及结果分析
利用XCV200实验板进行硬件功能测试。

定点原码一位除法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。

表3.1 XCV200实验板信号对应关系
硬件测试结果如图3.1和表3.2所示。

表3.2 硬件测试结果
的，说明电路设计完全正确。

沈阳航空航天大学课程设计报告参考文献
参考文献
[1] 李景华.可编程程逻辑器件与EDA技术［M］.北京：东北大学出版社，2001
[2] 范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大学
出版社，2006
[3] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006
[4] 王冠.Verilog HDL与数字电路设计[M].北京：机械工业出版社，2005
[5] 江国强.EAD技术习题与实验[M].北京：电子工业出版社，2005
[6] 杜建国.Verilog HDL硬件描述语言[M].北京：国防工业出版社，2004
[7] （美）西里提.张雅绮等译.Verilog HDL 高级数字设计[M].北京：电子工业出版社，2005
沈阳航空航天大学课程设计报告附录
附录。