七进制加法计数器电路设计
采用74LS192设计的4、7进制计数器
采用74LS192设计的4、7进制计数器《电子设计基础》课程报告设计题目：4/7进制计数器设计学生班级：通信0902学生学号：20095972学生姓名：指导教师：时间：2011. 6．24西南科技大学信息工程学院四、74283加法器每一位的进位信号送给高位作为输入信号，因此，任一位的加法运算必须在低一位的运算完成之后才能进行，这种进位方式成为串行进位，这种加法器的逻辑电路较为简单。
74283管脚图74283原理图一.电路设计及计算1.选择一个方波信号发生器作为输入信号源；CP2利用74LS192，通过清零法设计一个四进制计数器，状态图如下：0000 000101000011 00103、利用74S192通过置数法设计一个从1到7的计数器，状态图如下：0010 0011 0111 0110 0101 0100然后通过减法器在每一个状态的基础上减去一个1，从而实现一个7进制计数器。
减法器电路如图所示U774283NSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07U8A74LS136D U9B 74LS136DU10C74LS136D U11D74LS136D GNDVCC 5V4、通过一个单刀双掷开关控制信号源，从而进行四进制和七进制之间的转换。
接4进制计数器接7进制计数器接地5、进行四进制计数时，在74LS192后面接一个7447显示译码管，将8421BCD 码转换成十进制，最后通过一个七段显示数码管来显示数据输出状态。
6、在进行七进制计数时，用40192进行置数法计数，预置数为0001，计数到1000后反馈到置数端，循环计数，后面接一个74238加法器构成的减法器，使输出显示数字在0000~0110之间计数，在经过7447译码管将其转化为十进制数0~6，从而实现七进制计数器功能。
五、原理图、仿真图及结果分析、PCB版图原理图如下所示：仿真及结果分析MULTISIM仿真图四进制波形七进制波形PCB板排布2.PCB原理图如下:PCB顶层PCB底层总结:完成这次课程设计之后，我觉得自己在电子设计过程中收获了很多，在这过程中我遇到了很多困难：在电路仿真时候，我觉得原理图是正确的，但运行不出想要的结果，我把74LS192换成了同样是计数器的74LS161,结果可以实现4、7进制的转换，于是我认为时芯片出了问题，找到老师说明了我的问题后，才知道是这个芯片本身特点，要根据它自身的性质来修改原理图；还有，接地的标号中要把Net选项选为GND，不然在PCB制作中将没有接地这一个选项出现；在PCB板制作时，要对元器件不断调整位置来使排版最佳。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计一、简述数字电子钟是一种用数字显示秒、分、时、日的计时装置,与传统的机械钟相比,它具有走时准确,显示直观、无机械传动装置等优点,因而得到了广泛的应用;小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟;数字电子钟的电路组成方框图如图所示;图数字电子钟框图由图可见,数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器,二十四进制或十二进制计时计数器；秒、分、时的译码显示部分等;二、设计任务和要求用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟,要求如下：1.由晶振电路产生1Hz标准秒信号;2.秒、分为00～59六十进制计数器;3. 时为00～23二十四进制计数器;4. 周显示从1～日为七进制计数器;5. 可手动校时：能分别进行秒、分、时、日的校时;只要将开关置于手动位置,可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正;6. 整点报时;整点报时电路要求在每个整点前呜叫五次低音500Hz,整点时再呜叫一次高音1000Hz;三、可选用器材1. 通用实验底板2. 直流稳压电源3. 集成电路：CD4060、74LS74、74LS161、74LS248及门电路4. 晶振：32768 Hz5. 电容：100μF/16V 、22pF 、3～22pF 之间6. 电阻：200Ω、10K Ω、22M Ω7. 电位器：Ω或Ω8. 数显：共阴显示器LC5011-119. 开关：单次按键10. 三极管：805011. 喇叭：1 W /4,8Ω四、设计方案提示根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计;1. 秒脉冲发生器脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲;如晶振为32768 Hz,通过15次二分频后可获得1Hz 的脉冲输出,电路图如图所示;74LS741Hz图 秒脉冲发生器2. 计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00～59,它们的个位为十进制,十位为六进制;时为二十四进制计数器,显示为00～23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了;周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表所示;按表状态表不难设计出“日”计数器的电路日用数字8代替;所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器;表状态表3.校时电路在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整;置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入;4.整点报时电路当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决;即当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲；当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声;五、参考电路数字电子钟逻辑电路参考图如图所示;图数字电子钟逻辑电路参考图六、参考电路简要说明1. 秒脉冲电路由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用;2. 单次脉冲、连续脉冲这主要是供手动校时用;若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正;如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数;若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正;单次、连续脉冲均由门电路构成;3. 秒、分、时、日计数器这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制;从图3中可以发现秒、分两组计数器完全相同;当计数到59时,再来一个脉冲变成00,然后再重新开始计数;图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能;时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”;所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零;对于日计数器电路,它是由四个D触发器组成的也可以用JK触发器,其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”8;4．译码、显示译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器;5.整点报时当计数到整点的前6秒钟,此时应该准备报时;图3中,当分计到59分时,将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫;当计到分、秒从59：59—00：00时,呜叫结束,完成整点报时;6.呜叫电路呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫;1KHz和500Hz从晶振分频器近似获得;如图中CD4060分频器的输出端Q5和Q6;Q5输出频率为1024Hz,Q6输出频率为512Hz;。
同步七进制加法计数器状态转换表
同步七进制加法计数器状态转换表（实用版）目录1.概述2.同步七进制加法计数器的原理3.状态转换表的构成4.状态转换表的解读5.应用示例正文1.概述同步七进制加法计数器是一种数字电路，用于实现七进制数的计数。
与常见的二进制计数器相比，七进制计数器可以更有效地处理七进制数，从而在某些应用场景中具有优势。
本文将介绍同步七进制加法计数器的状态转换表，帮助读者更好地理解和应用这一电路。
2.同步七进制加法计数器的原理同步七进制加法计数器基于七进制数的加法规则，使用四个输入信号（A、B、C、D）表示七进制数的每一位。
计数器有两个输出信号，分别是进位标志 Q 和当前位值 Q0、Q1、Q2、Q3。
当输入信号发生变化时，计数器会根据当前状态进行相应的状态转移，实现七进制数的计数。
3.状态转换表的构成同步七进制加法计数器的状态转换表是一个四行三列的矩阵，其中行表示输入信号的状态（0 或 1），列表示计数器的三位输出（Q0、Q1、Q2）以及进位标志（Q）。
每个矩阵元素对应一个输入信号状态与输出信号状态的组合，通过这个组合可以确定计数器的下一个状态。
4.状态转换表的解读以输入信号 A、B、C、D 和输出信号 Q0、Q1、Q2、Q 为例，我们可以通过状态转换表找到计数器在某个输入信号状态下的下一个状态。
例如，当输入信号 A、B、C、D 分别为 0、1、0、1 时，查找状态转换表可知，计数器将从当前状态转移到状态“110”。
这意味着输出信号 Q 将变为 0，而 Q0、Q1、Q2 将变为 1、0、1。
5.应用示例同步七进制加法计数器广泛应用于计算机科学、通信系统和数字信号处理等领域。
例如，在数字时钟设计中，可以使用同步七进制加法计数器实现七进制计数，从而将时钟信号分成七个等分。
在数字电路设计中，同步七进制加法计数器可以作为基本组件，实现复杂的计数和控制功能。
总之，同步七进制加法计数器的状态转换表是理解该电路工作原理的关键。
计算机时序逻辑电路
描述时序电路逻辑功能的函数一般有两个：
输出函数： Yi f i X 1 ,, X p , Q1 ,, Qt 激励函数： Wj f j X1 ,, X p , Q1 ,, Qt
i 1,, m j 1, , r
可见，时序电路的输出不仅与电路的输入有关，而且与电 路的状态有关。
T1 X Q0n T0 1
Q1n1 X Q0n Q1n ③ 状态方程： n1 n Q0 Q0
（3）画出状态转换真值表 将三个触发器现态的各种取值组合，代入状态方程、输出 方程，求出相应的次态和输出，可得该电路的状态转换真值表， 如表7-3所示。
表7-3
● 教学要求：掌握时序逻辑电路的结构、分类以及描述工具；
熟练掌握同步时序逻辑电路的表格分析法；了解同步时序逻辑 电路设计的一般步骤；理解计数器、寄存器的原理与应用。
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7.1 时序逻辑电路概述
● 7.1.1 时序逻辑电路的结构与分类 1. 时序逻辑电路结构
时序逻辑电路（简称时序电路）的结构框图如图7.1所示。时序电 路一般由组合逻辑电路、存储电路和反馈回路三部分组成。
4. 选择触发器的类型，求出状态方程、驱动方程、输出方程
根据最简状态转换图（表）可求出状态方程、输出方程，然后将 状态方程与触发器的特性方程进行比较，可得到驱动方程。由于JK 触发器功能较全、使用较灵活，因此在设计中多选用JK触发器。
5. 画出逻辑电路图，并检查有无自启动能力
根据驱动方程和输出方程画出逻辑电路图。如设计的电路存在无 效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动 返回到有效状态工作。如能回到有效状态，则电路具有自启动能力； 如不能，则需修改设计，使电路具有自启动能力。
余孟尝第三版课后习题答案第五章习题题目
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
5.3 试用边沿JK触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
5.4 画出用时钟脉冲上升沿触发的边沿D触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
5.5 试画出用两片74161构成的24进制计数器的电路连线图。
5.6 试画出用两片4位双向移位寄存器74LS194组成的8位双向移位寄存器的连线图。
5.7 指出下列各种触发器中哪些可以用来构成移位寄存器和计数器，哪些不能，凡能者在（）内打√，不能者打×。
(1)基本RS触发器（）（2）同步RS触发器（）（3）同步D 锁存器（）（4）边沿D触发器（）（5）边沿JK触发器（）5.8 RAM和ROM在电路结构和工作原理上有何不同？思考题与习题题5.1 时序电路如图P5.1所示，起始状态=001，画出电路的时序图。
题5.2 画出P5.2所示电路的状态图题5.3 画出图P5.3所示电路的状态图和时序图。
题5.4 试画出图P5.4（a）电路中B、C端波形。
输入端A、CP波形如图P5.5(b）所示，触发器起始状态均为零。
题5.5 画出图P5.5所示电路的状态图，若令=1，试问电路计数顺序将如何变化？题5.6 试问图P5.6所示电路的计数长度N是多少？能自启动吗？题5.7 画出图P5.7所示电路的状态图和时序图？题5.8 试用下降沿触发的边沿JK触发器设计一个同步时序电路，其要求如图P5.8所示题5.9 试用上升沿触发的边沿D触发器和与非门设计一个同步时序电路，要求如图P5.9所示题5.10 设计一个脉冲序列发生器，使之在一系列CP信号作用下，其输出端能周期性的输出00101101的脉冲序列。
题5.11 设计一个步进电机用的三相六状态脉冲分配器。
如果用1表示线圈导通，用0表示线圈截止，则三个线圈ABC的状态转换图应如图P5.11所示。
寄存器与计数器
73
练习: 下图是几进制计数器?
QD QC QB QA S9(1) 74LS90 R0(1) S9(2) CPB CPA R0(2)
CP
1000为过渡 状态，故输 出端状态旳 变化范围:
0000~0111
答: 8进制
74
练习: 下图是几进制计数器?
&
QD QC QB QA S9(1) 74LS90 R0(1) S9(2) CPB CPA R0(2)
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工作原理分析
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74LS90具有下列功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码旳8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。 首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器旳计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
然仍是256进制计数器，但计数状态顺序发生了变化。下面旳 时序波形图清楚地阐明了这一点。
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例6-9 用两片74LS161构成204进制加法计数器。 解：首先将两片74LS161串接构成256进制加法计数器，
17
例6-3由集成移位寄存器74LS194和非门构成旳脉冲分 配器电路如图所示，试画出在CP脉冲作用下移位寄 存器各输出端旳波形。
18
6.2 异步N进制计数器
主要内容：
异步n位二进制加、减计数器电路 异步n位二进制计数器电路旳构成措施 异步3进制加计数器电路 异步6进制加计数器电路 异步非二进制计数器电路旳构成措施
第6章 寄存器与计数器
实验报告七
选预置数D3D2D1D0=0000；
写出D5-1的二进制数码：D4=0100；
再根据D4数码写出置数信号表达式： Q2 ； LD
最后根据置数信号表达式画出连线图。
例 用 74LS160的置数法构成七进制加法计数器
741LS60的有效状态是10个状态，在此选后七个状态为循环 计数状态即0011～1001。所以选预置数为：D3D2D1D0=1001 ； 74LS160是同步置数的，选
1） 异步清零：当 RD 0 时，不管其他输入端的状态如何， 不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝ 0000），称为异步清零。 2） 同步并行预置数：当 RD 1, LD 0 时，在输入时钟脉 冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数 器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上 升沿同步，所以称为同步预置数。 3）计数功能：当 RD LD EP ET 1 时，在CP端输入 计数脉冲，计数器进行二进制加法计数。 4）保持功能：当 R D LD 1 ，且 EP ET 0 ，即两个 使能端中有0时，则计数器保持原来的状态不变。这时，如 EP＝0、ET＝1，则进位输出信号CO保持不变；如ET＝0则不 管EP状态如何，进位输出信号CO为低电平0。
集成计数器产品多数是二进制和十进制计数器，如果需要其 他进制的计数器，可用现有的二进制或十进制计数器，利用 其清零端或预置数端，外加适当的门电路连接构成任意进制 计数器。如果手边有M进制的集成计数器，要构成N进制的计 数器，当M>N时用一片M进制的计数器就可以实现；当M<N时 则需要多片M进制的计数器下面分别介绍实现的方法。
LD CO ；
最后根据置数信号表达式画出连线图。
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信 息 工 程 分 院
课题名称：集成计数器及其应用
班级：14电子信息工程技术1班
学生姓名：邱荣荣
学 号： 18
指导教师：王连英
完成时间：2015年5月19日
设 计 报
告
七进制计数器电路设计
1.设计要求
a.分别采用反馈清零和反馈置数的方法
b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。
2.设计原理
a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器
由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。
从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。
其最后一个，在下一个状态所对应的数码是:0111。
所以，异步清零的反馈数210)0110()7(===N S N 。
利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。
据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。
2.1.1 反馈清零七进制加法计数器循环转状态换图
b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器
对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。
设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。
有,3Q LD =。
据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。
———实验证据如图00所示
图2.1.2 反馈清零法七进制加法计数器仿真电路
2.2.1 反馈置数七进制加法计数器循环转状态换图
拓展（七进制减法计数器） 七进制减法计利用串行进行输出端）（RC 反馈置数 RC 是74LS190级间串行进位输出信号，实测得其与进位/借位输出信号，
CO/BO 极性互补。
故可直接将串行进位端）（RC 与异步置数端）（LD 相连。
当最后
一个有效计数状态0001的再下一状态0000到达时，由串行进位端RC 产生的负跳变，直接使0 LD ，计数器立即将计数状态置为预置数码0111，使计数器又返回初始状态，从而实现七进制减法计数。
据此有，由74LS190设计有效循环状态的七进制减法计数仿真电路图0.1.
图2.2.2 反馈置数法七进制加法计数器仿真电路
图0.1 反馈置数七进制减法仿真电路
图00实验证据。