电子封装材料与电子封装工艺PPT(19张)
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半导体封装工艺介绍ppt课件
主要是针对Wafer Saw之后在显微镜下进行Wafer的外观检查，是否有 出现废品。
最新课件
Chipping Die 崩边
19
FOL– Die Attach 芯片粘接
Write Epoxy 点银浆
Die Attach 芯片粘接
Epoxy Cure 银浆固化
Epoxy Storage： 零下50度存放；
• 按照封装外型可分为： SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等；
最新课件
3
IC Package （IC的封装形式）
• 按封装材料划分为：
塑料封装
陶瓷封装
金属封装主要用于军工或航天技术，无 商业化产品；
陶瓷封装优于金属封装，也用于军事产 品，占少量商业化市场；
塑料封装用于消费电子，因为其成本低
FOL– Wafer Saw晶圆切割
Wafer Saw Machine
Saw Blade(切割刀片)：
Life Time：900~1500M； Spindlier Speed：30~50K rpm： Feed Speed：30~50/s;
最新课件
18
FOL– 2nd Optical Inspection二光 检查
Epoxy Write： Coverage >75%;
Diቤተ መጻሕፍቲ ባይዱ Attach： Placement<0.05mm;
最新课件
22
FOL– Epoxy Cure 银浆固化
银浆固化：
175°C，1个小时； N2环境，防止氧化：
Die Attach质量检查： Die Shear（芯片剪切力）
最新课件
23
FOL– Wire Bonding 引线焊接
封装工艺流程ppt课件
在芯片粘贴时，用盖印、丝网印刷、点胶 等方法将胶涂布于基板的芯片座中，再将芯片 置放在玻璃胶之上，将基板加温到玻璃熔融温 度以上即可完成粘贴。由于完成粘贴的温度要 比导电胶高得多，所以它只适用于陶瓷封装中。 在降温时要控制降温速度，否则会造成应力破 坏，影响可靠度。
13
第二章 封装工艺流程
2.4 芯片互连 芯片互连是将芯片焊区与电子封装外壳的I/O引线
将其切割成合适的大小放置于芯片 与基座之间，然后再进行热压接合。采 用固体薄膜导电胶能自动化大规模生产。
导电胶粘贴法的缺点是热稳定性不好，高温下会引 起粘接可靠度下降，因此不适合于高可靠度封装。
12
第二章 封装工艺流程
玻璃胶粘贴法
与导电胶类似，玻璃胶也属于厚膜导体材料（ 后面我们将介绍）。不过起粘接作用的是低温玻璃 粉。它是起导电作用的金属粉（Ag、Ag-Pd、Au、Cu 等）与低温玻璃粉和有机溶剂混合，制成膏状。
三种导电胶的特点是：化学接合、具有导电功能。
11
第二章 封装工艺流程
导电胶贴装工艺
膏状导电胶： 用针筒或注射器将粘贴剂涂布到芯
片焊盘上（不能太靠近芯片表面，否则 会引起银迁移现象），然后用自动拾片 机（机械手）将芯片精确地放置到焊盘 的粘贴剂上，在一定温度下固化处理 （150℃ 1小时或186℃半小时）。 固体薄膜：
3
第二章 封装工艺流程
2.2 芯片切割
2.2.1、为什么要减薄
半导体集成电路用硅片4吋厚度为520μm，6吋厚度为 670μm。这样就对芯片的切分带来困难。因此电路层制作完 成后，需要对硅片背面进行减薄，使其达到所需要的厚度， 然后再进行划片加工，形成一个个减薄的裸芯片。
4
第二章 封装工艺流程
13
第二章 封装工艺流程
2.4 芯片互连 芯片互连是将芯片焊区与电子封装外壳的I/O引线
将其切割成合适的大小放置于芯片 与基座之间，然后再进行热压接合。采 用固体薄膜导电胶能自动化大规模生产。
导电胶粘贴法的缺点是热稳定性不好，高温下会引 起粘接可靠度下降，因此不适合于高可靠度封装。
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第二章 封装工艺流程
玻璃胶粘贴法
与导电胶类似，玻璃胶也属于厚膜导体材料（ 后面我们将介绍）。不过起粘接作用的是低温玻璃 粉。它是起导电作用的金属粉（Ag、Ag-Pd、Au、Cu 等）与低温玻璃粉和有机溶剂混合，制成膏状。
三种导电胶的特点是：化学接合、具有导电功能。
11
第二章 封装工艺流程
导电胶贴装工艺
膏状导电胶： 用针筒或注射器将粘贴剂涂布到芯
片焊盘上（不能太靠近芯片表面，否则 会引起银迁移现象），然后用自动拾片 机（机械手）将芯片精确地放置到焊盘 的粘贴剂上，在一定温度下固化处理 （150℃ 1小时或186℃半小时）。 固体薄膜：
3
第二章 封装工艺流程
2.2 芯片切割
2.2.1、为什么要减薄
半导体集成电路用硅片4吋厚度为520μm，6吋厚度为 670μm。这样就对芯片的切分带来困难。因此电路层制作完 成后，需要对硅片背面进行减薄，使其达到所需要的厚度， 然后再进行划片加工，形成一个个减薄的裸芯片。
4
第二章 封装工艺流程
LED生产流程PPT课件
41
一、wafer的减薄过程
Wafer的厚度测量
所用仪器：千分表（单位：um）
测量方法： 1、擦干净陶瓷盘； 2、将陶瓷盘放在千分表的大理石上； 3、移动陶瓷盘，千分表表头接触陶瓷盘 面，归零，找到陶瓷盘的零点位置； 4、将千分表表头接触wafer背表面，读出 的数值即为wafer的厚度。
42
一、wafer的减薄过程
液
酮
醇
45
关于研磨抛光破片的几种原因
应力：单位面积上所承受的附加内力，即 材料在受到外力作用，不能位移就会产生 形变，材料内部会产生并聚集抵抗形变的 内力，我们可以理解某点的应力为该点内 力的聚集度。
特点：材料上受到任何的力，热等其他外 在作用力时均会产生应力，晶片研磨后下 蜡出现翘曲即是应力快速释放的结果。
46
应力和划痕是破片的主要原因
背面
研磨过程产生应力
的方向
正面
背面
抛光过程产生应力
正面
的方向
47
应力和划痕是破片的主要原因
保证晶片没有翘曲即是应力相互抵消，通过控制研磨和抛 光的厚度可以适当的减小晶片的应力，但如果本身晶片的 积累的应力过大，研磨和抛光的作用就不太明显。
研磨不抛光的碎
裂层
研磨后抛光5um 研磨后抛光15um
将欲刻蚀区域采用ITO腐蚀液，水浴33℃，腐蚀7min
23
去光阻
N区P区均显露出来，为下步蒸镀电极做准备
24
ITO熔合
熔合目的：
主要使ITO材料更加密实，透光率增加，降 低电压，使ITO层与GaN衬底形成良好的欧 姆接触。
熔合条件：
温度：500℃，10min
25
N/P电极光罩作业
采用负性胶，未光照区域光刻胶被显影液 去掉，留下电极蒸镀区域。
一、wafer的减薄过程
Wafer的厚度测量
所用仪器：千分表（单位：um）
测量方法： 1、擦干净陶瓷盘； 2、将陶瓷盘放在千分表的大理石上； 3、移动陶瓷盘，千分表表头接触陶瓷盘 面，归零，找到陶瓷盘的零点位置； 4、将千分表表头接触wafer背表面，读出 的数值即为wafer的厚度。
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一、wafer的减薄过程
液
酮
醇
45
关于研磨抛光破片的几种原因
应力：单位面积上所承受的附加内力，即 材料在受到外力作用，不能位移就会产生 形变，材料内部会产生并聚集抵抗形变的 内力，我们可以理解某点的应力为该点内 力的聚集度。
特点：材料上受到任何的力，热等其他外 在作用力时均会产生应力，晶片研磨后下 蜡出现翘曲即是应力快速释放的结果。
46
应力和划痕是破片的主要原因
背面
研磨过程产生应力
的方向
正面
背面
抛光过程产生应力
正面
的方向
47
应力和划痕是破片的主要原因
保证晶片没有翘曲即是应力相互抵消，通过控制研磨和抛 光的厚度可以适当的减小晶片的应力，但如果本身晶片的 积累的应力过大，研磨和抛光的作用就不太明显。
研磨不抛光的碎
裂层
研磨后抛光5um 研磨后抛光15um
将欲刻蚀区域采用ITO腐蚀液，水浴33℃，腐蚀7min
23
去光阻
N区P区均显露出来，为下步蒸镀电极做准备
24
ITO熔合
熔合目的：
主要使ITO材料更加密实，透光率增加，降 低电压，使ITO层与GaN衬底形成良好的欧 姆接触。
熔合条件：
温度：500℃，10min
25
N/P电极光罩作业
采用负性胶，未光照区域光刻胶被显影液 去掉，留下电极蒸镀区域。
电子封装简介PPT课件
5
技术实力
• 本诺产品拥有自主知识产权，已申请国家基金项目及国家发明专利若干项 ，总部设立在上海；目前在日本、华东、 华南、华北、西北、东北地区设 有分支机构。
• 无论在研发, 工艺控制还是技术支持，本诺都拥有多年相关经验的博士硕士 等人才，保证本诺产品在性能上达到国际先进水平。
6
品质认证
本诺于2011年5月通过Iso9001国际标准认证，并于2011年6月开始5S现场 管理的推行，2012年9月通过Iso14001环境体系认证。本公司产品品质与 即时的专业技术支持，得以帮助我们的客户减少问题，降低成本、提高效 率。通过许多国际知名企业如京东方、中芯国际电子、富士康的供应商评 估并成为认可的策略伙伴都是本诺品质认证中的重要里程碑。
3
激情源于梦想，成功来自专注
• 企业愿景
最有竞争力的电子粘合剂品牌
• 企业精神
秉持专注，坚持创新
• 核心价值观
不惟学历重能力；不惟资历重成绩
4
核心竞争力
• 持续的研发能力 • 国际先进的生产工艺 • 多年累计的客户资源 • 灵活的客户订制服务 • 经验丰富的技术服务人员 • 开发及合成原材料的能力
41
三道光检 3rd Optical Inspection
检查Die Attach和Wire Bond之后有无各种废品
42
TSSOP/SOIC/QFP package后续工艺
EOL
Annealing 电镀退火
Trim/Form 切筋/成型
Molding 注塑
De-flash/ Plating 去溢料/电镀
15
LED 产品对比
我们的产品 8300C 8280C 8400C 9300C
技术实力
• 本诺产品拥有自主知识产权，已申请国家基金项目及国家发明专利若干项 ，总部设立在上海；目前在日本、华东、 华南、华北、西北、东北地区设 有分支机构。
• 无论在研发, 工艺控制还是技术支持，本诺都拥有多年相关经验的博士硕士 等人才，保证本诺产品在性能上达到国际先进水平。
6
品质认证
本诺于2011年5月通过Iso9001国际标准认证，并于2011年6月开始5S现场 管理的推行，2012年9月通过Iso14001环境体系认证。本公司产品品质与 即时的专业技术支持，得以帮助我们的客户减少问题，降低成本、提高效 率。通过许多国际知名企业如京东方、中芯国际电子、富士康的供应商评 估并成为认可的策略伙伴都是本诺品质认证中的重要里程碑。
3
激情源于梦想，成功来自专注
• 企业愿景
最有竞争力的电子粘合剂品牌
• 企业精神
秉持专注，坚持创新
• 核心价值观
不惟学历重能力；不惟资历重成绩
4
核心竞争力
• 持续的研发能力 • 国际先进的生产工艺 • 多年累计的客户资源 • 灵活的客户订制服务 • 经验丰富的技术服务人员 • 开发及合成原材料的能力
41
三道光检 3rd Optical Inspection
检查Die Attach和Wire Bond之后有无各种废品
42
TSSOP/SOIC/QFP package后续工艺
EOL
Annealing 电镀退火
Trim/Form 切筋/成型
Molding 注塑
De-flash/ Plating 去溢料/电镀
15
LED 产品对比
我们的产品 8300C 8280C 8400C 9300C
第2章 常用电子元器件的封装工艺(电子工艺与电子课件)
负极
电容耐压值： 6.3V
3.偏差
误差等级﹐一般采用六级
±1％ ±2％ ±5％ ±10％ ±20％ ±80％-20%
F
G
J
KM
Z
E 332M 1KV SEC
温度特性 容值/误差 耐压值 生产厂商
陶瓷电容
ቤተ መጻሕፍቲ ባይዱ
电容容值的读取方法与电阻一样，如下表，单位 为pF。
0123456789
第一位 ０ １ ２ ３ ４ ５ ６ ７ ８ ９
色环电阻阻值读取：
四色环电阻，以前两色环对应的数值为有效值，第三环为倍 率，第四环为精密度；
五色环电阻，以前三色环对应的数值为有效值，第四环为倍 率，第五环为精密度。
色码还可用来表示元器件的某项参数，原电子 工业部标准规定，用色点标在半导体三极管的 顶部，表示共发射极直流放大倍数β或hFE的分 档，其意义见下表：
按照使用范围及用途分：
普 能适应一般技术要求的电阻，额定功率范围 通 为0.05~2W，阻值为1Ω~22MΩ，允许偏 型 差±5％、±10％、±20％等。
精 有较高精密度及稳定性，功率一般不大于2 密 瓦，标称值在0.01Ω~20MΩ之间，精度在 型 ±2％~±0.001％之间分档。
高 电阻自身电感量极小，常称为无感电阻。用 频 于高频电路，阻值小于1kΩ，功率范围宽， 型 最大可达100W。
X
线绕
9 特殊 特殊
材料
分类
字母 代号
意义
数字
意
义
代号 温度 光敏 压敏
F 负温度系数热敏 1 普通 - 碳化硅 Z 正温度系数热敏 2 稳压 - 氧化锌
G
光敏
Y
压敏
S
湿敏
电子元件组装与焊接工艺标准.pptx
标准的
▪ 由于设计需要而高出板面安装的元件,与板面间距最小1.5毫米。 如:高散热元件。
▪ 由于设计需要而高出板面安装的元件,应弯曲引脚 或用其它 机械 支撑以防止从焊盘上翘起。
不接受
▪ 由于设计需要而高出板面安装的元件,未弯曲引脚或用其它机械 支撑以防止从焊盘上翘起.
▪ 装配于印刷线路板表面的元件离板面的高度小于1.5毫米.
1 ▪ 绝缘封套裂口或断裂，起不到防止短路的作用。
2 ▪ 与导线交叉的引脚未按规定加绝缘封套。
5.2 元器件的损伤、损伤成形不超过引脚直径的10%。
图35
电子元件组装与焊接工艺标准 第 12 页共 32 页
图36
不接受
▪ 元件引脚的损伤超过了引脚直径的10%。
▪ 元件管脚由于多次成形或粗心操作造成的引脚形变。
▪ 封装体上的残缺导致裂痕使硅片暴露。
电子元件组装与焊接工艺标准 第 13 页共 32 页
图40 图41 图42 图43
不接受
▪ 元件的表面已损伤。
不接受
▪ 元件表面的绝缘涂层受到损伤，造成元件内部的金属 材质暴露在外，元件严重变形。
不接受
▪ 玻璃封装上的残缺引起的裂痕延伸到管脚的密封处。
可接受
▪ 元件体有轻微的刮痕、残缺，但元件的基材或功能部位 没有暴露在外。元件的结构完整性没有受到破坏。 电子元件组装与焊接工艺标准 第 14 页共 32 页
图63 图64
图66
不接受
▪ 表面残留了灰尘和颗粒物质，如：灰尘、纤维丝 ▪ 渣滓、金属颗粒等。
不接受
▪ 焊点及周围有白色结晶。
不接受
▪ 在印刷板表面有白色残留物。 ▪ 在焊接端子上或端子周围在白色残留物存在。
▪ 由于设计需要而高出板面安装的元件,与板面间距最小1.5毫米。 如:高散热元件。
▪ 由于设计需要而高出板面安装的元件,应弯曲引脚 或用其它 机械 支撑以防止从焊盘上翘起。
不接受
▪ 由于设计需要而高出板面安装的元件,未弯曲引脚或用其它机械 支撑以防止从焊盘上翘起.
▪ 装配于印刷线路板表面的元件离板面的高度小于1.5毫米.
1 ▪ 绝缘封套裂口或断裂，起不到防止短路的作用。
2 ▪ 与导线交叉的引脚未按规定加绝缘封套。
5.2 元器件的损伤、损伤成形不超过引脚直径的10%。
图35
电子元件组装与焊接工艺标准 第 12 页共 32 页
图36
不接受
▪ 元件引脚的损伤超过了引脚直径的10%。
▪ 元件管脚由于多次成形或粗心操作造成的引脚形变。
▪ 封装体上的残缺导致裂痕使硅片暴露。
电子元件组装与焊接工艺标准 第 13 页共 32 页
图40 图41 图42 图43
不接受
▪ 元件的表面已损伤。
不接受
▪ 元件表面的绝缘涂层受到损伤，造成元件内部的金属 材质暴露在外，元件严重变形。
不接受
▪ 玻璃封装上的残缺引起的裂痕延伸到管脚的密封处。
可接受
▪ 元件体有轻微的刮痕、残缺，但元件的基材或功能部位 没有暴露在外。元件的结构完整性没有受到破坏。 电子元件组装与焊接工艺标准 第 14 页共 32 页
图63 图64
图66
不接受
▪ 表面残留了灰尘和颗粒物质，如：灰尘、纤维丝 ▪ 渣滓、金属颗粒等。
不接受
▪ 焊点及周围有白色结晶。
不接受
▪ 在印刷板表面有白色残留物。 ▪ 在焊接端子上或端子周围在白色残留物存在。
电子封装材料与工艺-PPT文档资料
第1章 集成电路芯片的发展和制造
1.2 半导体材料
半导体具有完全不同于金属的物理特性。半导体是共价 的固体。 最重要的半导体材料是周期表ⅣA族的硅和锗。 两种或两种以上的元素形成共价键可以形成半导体化 合物，如镓和砷结合成的砷化镓。 在IC芯片制造中使用的典型半导体材料： 硅、锗、硒 GaAs、GaAsP、InP
第1章 集成电路芯片的发和制造
1.4 集成电路（IC）芯片的制造
晶圆片是构成IC的半导体衬底。 精炼粗硅（制备化学纯多晶硅→加热到1415℃熔化→ 生长单晶硅→切割晶圆片） 晶圆片厚度为0.5mm到0.75mm，采用0.152mm厚的金刚 石涂层的不锈钢刀片。 在410mm的晶锭上用0.17mm的线锯一次切出所有晶圆片， 采用黄铜涂层的不锈钢丝。 晶圆片进行镜面光洁度研磨。
第1章 集成电路芯片的发展和制造
1.4 集成电路（IC）芯片的制造
1.4.1 晶体生长和晶圆片的制备
第1章 集成电路芯片的发展和制造
1.4 集成电路（IC）芯片的制造
1.4.2 氧化 在晶圆片上形成SiO2层。 SiO2是用来构造IC 元件电容和MOS晶体管的有效介质。 1200 ℃氧气中生长0.2μm厚度的SiO2层需要6min；生长 0.4 μm厚度需要220min。 影响因素：干燥的氧或氧与水蒸气的混合气体、压力、 温度、晶体取向、时间
第1章 集成电路芯片的发展和制造
1.2 半导体材料
Ge是制造第一个晶体管和固态器件的元素半导体，但 难加工，目前使用少； Si是最常用的半导体材料，90％的芯片由它制造。硅储 量丰富且在高温下仍能保持良好的电性能。SiO2也具有 IC制造的理想性能； GaAs可工作在较高工作频率，具有低热耗散、耐辐射、 相邻元件之间漏电少，属于高性能用途半导体，但晶体 生长和IC制造困难；
半导体器件可靠性物理(课堂PPT)
突破性的工作很难出现，产品的性能都大体相当
提高竞争力和市场占有率，要求产品
稳定－成品率高
耐用－寿命长
因此，可靠性工作得到重视。几乎所有的半导体生产厂都有可靠性 研发部门。
29
绪论
半导体可靠性物理学
研究领域、研究任务
半导体可靠性物理学
产生过程及其重要性
半导体可靠性物理学
课程的重点
绪论
是什么？ 干什么？ 为什么学？ 学什么？
与半导体物理学的区别
t=0 半导体物理学
研究范围
半导体可靠性物理学
半导体物理学
半导体可靠性物理学
12
绪论
半导体可靠性物理学的主要分支
半导体器件的可靠性
研究领域和任务
器件可靠性指产品的寿命特点、使用维修情况、完 成任务的能力大小，是产品质量的重要指标之一。
器件可靠性问题也是产品质量问题
13
绪论
半导体器件可靠性问题
起小电流增益减少等。
• 使用问题引起的损坏：静电损伤、电浪涌损伤、机械损伤，过高温度引起的破
坏、干扰信号引起的故障、焊剂腐蚀管腿等。
18
器件失效分析的作用
绪论
工艺和设计的纠正措施
原材料
工艺质量控制
失 效 分 析
可靠性试验
工艺范
生产工序 工艺筛选
产品筛选
使用和设计的纠正措施
机器装调和运行
19
绪论
随着集成度的提高
• 失效因素增加－氧化层击穿、器件特性退化、电迁移、
ESD、NBTI等等
• 总体失效的可能性增大－很难同时保证成千上万个器
件都不失效
22
绪论
半导体可靠性物理学
产生过程
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二、分类
基板
布线
密封材料
电子封 装材料
框架
层间介质
基板
陶瓷
环氧玻璃
主要包括
金刚石
金属
金属基复 合材料
布线
• 导体布线由金属化过程完成。基板金属化是为了把芯片安装在基板上和使芯 片与其他元器件相连接。为此，要求布线金属具有低的电阻率和好的可焊性， 而且与基板接合牢固。金属化的方法有薄膜法和厚膜法，前者由真空蒸镀、 溅射、电镀等方法获得，后者由丝网印刷、涂布等方法获得。
四、结语
电子封装伴随着电路、器件、和元件的产生而产生， 伴随着其发展而发展。集成电路正向着超大规模、超高 速、高密度、大功率、高精度、多功能的方向发展，因 而对集成电路的封装也提出了越来越高的要求。
3D封装技术和系统封装正处于发展阶段，是微电子封 装业发展的主要趋势，虽然面临着技术上的一些重大问 题，但随着封装技术和相关工艺设备的进一步发展，这 些制约因素肯定会得以解决，从而使其尽快地取得工艺 上重大的突破，并得以更为广泛的应用。
三、电子封装工艺
电子封装结构的三个层次
3D封装
3D封装主要有三种类型，即埋置型3D、有源基板型3D和叠层型3D。源自3D封装叠层结构：
3D封装
3D叠层封装技术的出现，解决了长期以来封装效率 不高，芯片间互连线较长而影响芯片性能以及使芯片 功能单一的问题；同时也促进了相关组装设备和工艺 的发展。3D叠层封装涉及的关键工艺有大尺寸圆片减 薄工艺、超薄圆片划片工艺、高低弧焊线工艺、密间 距焊线工艺、超薄形胶体塑封工艺、微型器件的SMT 工艺等
• 薄膜导体材料应满足以下要求：电阻率低；与薄膜元件接触电阻小，不产生 化学反应和相互扩散；易于成膜和光刻、线条精细；抗电迁移能力强；与基 板附着强度高，与基板热膨胀系数匹配好；可焊性好，具有良好的稳定性和 耐蚀性；成本低，易成膜及加工。
• Al是半导体集成电路中最常用的薄膜导体材料，其缺点是抗电子迁移能力差。 Cu导体是近年来多层布线中广泛应用的材料，Au，Ag，NiCrAu，Ti—Au， Ti—Pt—Au等是主要的薄膜导体。为降低成本，近年来采用Cr—Cu—Au， Cr—Cu—Cr，Cu—Fe—Cu，Ti—Cu—Ni—Au等做导体薄膜。
层间介质
介质材料在电子封装中起着重要的作用，如保 护电路、隔离绝缘和防止信号失真等。它分为 有机和无机2种，前者主要为聚合物，后者为 Si02，Si3N4和玻璃。多层布线的导体间必须绝 缘，因此，要求介质有高的绝缘电阻，低的介 电常数，膜层致密。
密封材料
电子器件和集成电路的密封材料主要是陶瓷和塑料。最早用于 封装的材料是陶瓷和金属，随着电路密度和功能的不断提高， 对封装技术提出了更多更高的要求，同时也促进了封装材料的 发展。即从过去的金属和陶瓷封装为主转向塑料封装。至今， 环氧树脂系密封材料占整个电路基板密封材料的90％左右．树 脂密封材料的组成为环氧树脂(基料树脂及固化剂)、填料(二氧 化硅)，固化促进剂、偶联剂(用于提高与填料间的润湿性和粘 结性)、阻燃剂、饶性赋予剂、着色剂、离子捕捉剂(腐蚀性离 子的固化)和脱模剂等[I引．环氧树脂价格相对较便宜、成型工 艺简单、适合大规模生产，可靠性较高，因此，近10年来发展 很快．目前，国外80％～90％半导体器件密封材料(日本几乎全 部)为环氧树脂封装材料，具有广阔的发展前景。
电子封装材料、封装工艺及其发展
Electronic Packaging Materials, Technology and its development
姓名 马文涛 日期 2011年1月
一、 前言
汇报提纲
二、 电子封装材料的分类
三、 电子封装工艺
四、 结语
一、前言
电子封装材料是用于承载电子元器件及其相互联线，起机械支持，密封 环境保护，信号传递，散热和屏蔽等作用的基体材料，是集成电路的密封体， 对电路的性能和可靠性具有非常重要的影响。随着信息时代的到来，微电子 技术高速发展，半导体集成电路(IC)芯片的集成度、频率以及微电路的组装 密度不断提高，电路重量和体积目益趋于微型化，芯片集成度的迅速增加必 然会导致其发热量的提高，使得电路的工作温度不断上升。实验证明，单个 元件的失效率与其工作温度成指数关系，功能则与其成反比，因而如何提高 芯片的散热效率，使得电路在正常温度下工作就显得尤为重要。解决这一问 题可以进行合理的热封装和热设计，比如可以使用各种散热器或采用液体冷 却系统，然而这些方法并不能从根本上解决问题，系统的成本和结构也会因 此而增加，因此研究和开发具有高热导率及良好综合性能的封装材料就显得 很重要，这对电子封装材料提出了新的要求。与此同时，电子封装也正不断 向小型化、高性能、高可靠性和低成本方向发展。
参考文献
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系统封装
(a)3D堆叠封装型态结构的SIP
(b)多芯片封装结构的SIP
系统封装
(c)组合式封装结构的SIP(Amkor)
系统封装
SIP的广义定义是：将具有全部或大部分电子功能，可 能是一系统或子系统也可能是组件(Module)，封装在 同一封装体内。 系统封装(SIP，System in Package)技术是多芯片模 块(M CM)和多芯片封装(MCP)技术的不断发展、演变 而来，是目前电子元(组)件组(封)装最高等级的封装技 术，由于更具微小型化、更好的电气性能等，因而在 便携式电子产品领域中有着巨大的潜在市场