集成触发器(精)
实验三 集成触发器的逻辑功能测试
实验三集成触发器的逻辑功能测试一实验目的1．熟悉JK触发器的基本原理及逻辑功能。
2．熟悉D触发器的基本原理及逻辑功能，并掌握其寄存器移位功能。
3．触发器应用。
二、实验仪器及器件仪器：逻辑箱，数字万用表器材：74LS74、74LS76三、实验基本原理JK触发器有J输入端和K输入端，而其R D端和S D端则具有置“0”置“1”功能，逻辑功能如下：Q当J=K=1时，CP脉冲作用下，触发器状态翻转，写成Q n+1=n当J=K=0时，CP脉冲作用下，触发器保持原状态，写成O n+1=Q n。
当J=1，K=0时，在CP脉冲作用下，触发器置“1”，写成Q n+1=1。
当J=0，K=1时，在CP脉冲作用下，触发器置“0”，写成Q n+1=0。
四、触发器的逻辑功能测试：1．JK触发器（选择74LS76）（1）触发器置“0”“1”的功能测试：将S D、R D分别接开关K i+1、K i，Q、Q分别接发光二极管L i+1，L i，按表5—1要求改变S D，R D（J，K，CP处于任意状态），并在S D R D作用期间，任意改变J、K、CP的状态，观察Q和Q的状态，将结果记录于表5—1。
表5—1JK触发器菜单将J、K分别接开关，而上述实验中的S D、R D所接开关保持，并置于S D=1，R D=1的状态，时钟CP接单脉冲信号源的输出P+，按表5—2要求，将结果记录于表5—2。
2．D 触发器：（选择74LS74）（1） 触发器置“0”置“1”功能的测试：将S D 、R D 分别接开关，Q 、Q 分别接发光二极管，按表5—3要求改变S D 、R D （D 及CP 处于任意状态）并在S D 、R D 作用期间，任意改变D 与CP 的状态，测试S D 、RD 的功能，并将测试结果记录于表5—3。
表5—3D 触发器S D 、R D 菜单（2） 对D 触发器逻辑功能的测试，结果记录于表5—4。
表5—触发器逻辑菜单五、触发器应用：1． 用JK 触发器（74LS76）组成三位串行累加计数器如下图。
实验四集成触发器和用SSI的设计同步时序电路-PPT文档资料
74LS74
2片
74LS00
1片
微动开关 4只
1台
74LS112 2片 74LS04 1片
器件引脚图
74LS112 双下降沿JK 触发器
1CP 1 1K 2 1J 3 1SD 4 1Q 5 1Q 6 2Q 7 GND 8
16 VCC 15 1RD 14 2RD
74LS112 13 2CP
12 2K 11 2J 10 2SD 9 2Q
实验四 集成触发器和用SSI设计同步时序电路
一、实验目的
1.掌握触发器的原理、作用及调试方法； 2.学习简单时序逻辑电路的设计和调试方法。
二、预习要求
根据实验内容，设计出电路，并画出逻辑图，标出管脚。
三、实验原理
1.触发器
SD
S
J
1J
Q
CP
C1
K
1K
Q
RD
R
边沿JK触发器
Qn1JQnKQn
CP下降沿时刻有效
74LS74 双上升沿D 触发器
1RD 1 1D 2 1CP 3 1SD 4 1Q 5 1Q 6 GND 7
74LS74
14 VCC 13 2RD 12 2D 11 2CP 10 2SD 9 2Q 8 2Q
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y能测试。
按下表要求观察和记录Q与Q 的状态
表1
SD RD J K CP
Qn+1
Qn=0
Qn=1
1
1
1100 1101 21 1 1 0
31 1 1 1
2. 3人智力抢答电路
QA Q A
QB QB
数电实验报告之集成触发器word精品文档8页
数字逻辑与数字系统设计实验报告——D、JK触发器与广告流水灯异步时序电路VHDL语言仿真学院电子工程学院班级卓越001012班学号 00101201一．实验目的1.了解集成触发器的工作原理。
2.对Quartus II 软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真3、掌握VHDL设计实体的基本结构及文字规则。
二．实验仪器1.计算机一台2.万用表一块3.直流稳压电源一台4.数字电路实验板一台（含cyclone—II FPGA芯片）5.数据下载线，JTAG连接线若干三．实验内容用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。
1.用VHDL语言描述D触发器功能。
2.用VHDL语言描述JK触发器功能。
3.用VHDL语言描述以下功能：用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中¤表示灯亮，◎表示灯暗。
四．实验数据记录与处理1. D触发器1）VHDL语言library ieee;use ieee.std_logic_1164.all;entity Dflipflop isport(D,clock :in std_logic;Q :out std_logic);end Dflipflop;architecture behavior of Dflipflop isbeginProcess (clock)beginif clock'event and clock='1' thenQ<=D;end if;end process;end behavior;2）功能仿真建立波形文件，功能仿真结果如下：3）时序仿真建立波形文件，时序仿真结果如下：2.JK触发器1）VHDL语言LIBRARY ieee ;USE ieee.std_logic_1164.all ;ENTITY jkflipflop ISPORT ( Clock : IN STD_LOGIC ;J,K : IN STD_LOGIC ;Q : OUT STD_LOGIC) ;END jkflipflop ;ARCHITECTURE Behavior OF jkflipflop ISSIGNAL Q1: STD_LOGIC ;BEGINPROCESS ( Clock )BEGINIF Clock'EVENT AND Clock = '1' THENQ1 <= (J AND NOT Q1)OR(NOT K AND Q1);END IF ;Q <= Q1;END PROCESS ;END Behavior ;2）功能仿真建立波形文件，功能仿真结果如下3）时序仿真建立波形文件，时序仿真结果如下：3. 广告流水灯1）VHDL语言LIBRARY ieee ;USE ieee.std_logic_1164.all ;ENTITY fd2 ISPORT ( Clock : IN STD_LOGIC ;Q : OUT STD_LOGIC);END fd2 ;ARCHITECTURE Behavior OF fd2 ISSIGNAL D : STD_LOGIC ;BEGINPROCESS ( Clock )BEGINIF Clock'EVENT AND Clock = '1' THEND <= NOT D ;END IF ;Q <= D;END PROCESS ;END Behavior ;LIBRARY ieee ;USE ieee.std_logic_1164.all ;PACKAGE fd2_package ISCOMPONENT fd2PORT ( Clock : IN STD_LOGIC ;Q : OUT STD_LOGIC);END COMPONENT ;END fd2_package;LIBRARY ieee ;USE ieee.std_logic_1164.all ;LIBRARY work ;USE work.fd2_package.all;ENTITY fd4 ISPORT ( Clock : IN STD_LOGIC ;Q0,Q1 : OUT STD_LOGIC); END fd4 ;ARCHITECTURE Structure OF fd4 ISSIGNAL W : STD_LOGIC ;BEGINS0: fd2 PORT MAP( CLOCK, W );Q0 <= W;S1: fd2 PORT MAP( W, Q1 );END Structure ;LIBRARY ieee ;USE ieee.std_logic_1164.all ;PACKAGE fd4_package ISCOMPONENT fd4PORT ( Clock : IN STD_LOGIC ;Q0,Q1 : OUT STD_LOGIC);END COMPONENT ;END fd4_package;LIBRARY ieee ;USE ieee.std_logic_1164.all ;LIBRARY work ;USE work.fd4_package.all;ENTITY liushuideng ISPORT ( Clock : IN STD_LOGIC ;Q0,Q1 : OUT STD_LOGIC ;L : OUT STD_LOGIC_VECTOR(0 TO 3)); END liushuideng ;ARCHITECTURE Structure OF liushuideng ISSIGNAL W0,W1 : STD_LOGIC ;BEGINS0: fd4 PORT MAP( CLOCK, W0, W1 );Q0<= W0;Q1<= W1;L(0)<= (NOT W0) OR (NOT W1);L(1)<= W0 OR (NOT W1);L(2)<= (NOT W0) OR W1;L(3)<= W0 OR W1;END Structure ;2）功能仿真建立波形文件，功能仿真结果如下3）时序仿真建立波形文件，时序仿真结果如下：希望以上资料对你有所帮助，附励志名3条：1、积金遗于子孙，子孙未必能守；积书于子孙，子孙未必能读。
实验五集成触发器
Qn=1 说明
且每次测试时都要将
0→1
触发器异步清零或置1。
0 0 1→0
按照右表测试并记录结果。
（c）将J、K触发器
0
接成 T’触发器。
CP接1kHz连续脉冲；
1
通过示波器双踪观察
CP和Q的波形，
1
画图并分析结果。
0→1
1 1→0
0 0→1
1→0
1
0→1
1→0
实验五 触发器
4. 实验内容及要求
（2）测试双D触发器74LS74的逻辑功能。
Q
Q
1J C1 1K J CP K SD
74LSll2双JK触发器引脚排列及逻辑符号
实验五 触发器
实验五 触发器
（3）D触发器
可用作数字信号的寄存、移位寄存、分频和波形发生等。
Q n+1 = D
14 13 12 11 10 9 8
Vcc 2RD 2D CP SD 2Q 2Q
74LS74
Q
Q
C1 1D
（5）单脉冲发生器实验 （选做） 用74LS74双D型触发器，设计一个单发脉冲发生器的实验线路。要
求将频率为１Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP 脉冲输入。只要手控脉冲送出一个脉冲，该脉冲与手控触发脉冲的时 间长短无关。
实验五 触发器
试问：能实现单发脉冲输出的原理是什么?画出电路的输出时序波形图. 下图是用双JK触发器组成的单发脉冲发生器，以供设计时参考。
实验五 触发器
3. 实验原理 （1）基本RS触发器
Q & R
Q &
S
实验五 触发器
（2）JK触发器
常用作缓冲存储器、移位寄存器和计数器。 Qn+1 = JQn + KQn
集成单稳态触发器
9.4.2 集成单稳态触发器集成单稳态触发器既有TTL 型集成电路，如74121、74122等，也有CMOS 型集成电路，如CC14528、CC4098等。
同时，根据器件工作特性的不同，集成单稳态触发器又可分为不可重复触发型和可重复触发型两类。
★ 不可重复触发型的单稳态触发器，指其输出一旦被触发，进入暂稳态期间，如果再有新的触发信号输入，也不会影响电路的工作过程，必须等暂稳态结束，电路重新进入稳态后，电路才能接受新的触发信号，出现下一次暂稳态。
★ 可重复触发型的单稳态触发器则不同，在电路暂稳态期间，如果再有新的触发信号输入，电路将被重新出发，使得输出暂稳态时间延长，以新的触发信号为起点，再维持一个脉冲宽度的时间。
这两种类型的单稳态触发器的工作波形如图9.4.3所示。
图9.4.3 不可重复触发型和可重复触发型的单稳态触发器的工作波形（a ）不可重复触发型 （b ）可重复触发型一．不可重复触发型单稳态触发器74121/541211. 逻辑符号和管脚分析74121和54121是典型的不可重复触发型单稳态触发器，两者主要在使用温度、外接电阻大小和使用电源范围等方面有差异，其芯片封装图和逻辑符号相同，如图9.4.4所示。
图9.4.4 不可重复触发型单稳态触发器74121/54121（a ）芯片封装图 （b ）逻辑符号W t★ 由图9.4.4（a ）可知：74121和54121都是DIP （双列直插）14管脚的芯片，其中，14、7管脚为电源端，2、8、12、13管脚为空管脚（标注 ），没有任何功能。
剩余8个管脚均为功能端。
★ 图9.4.4（b ）为74121/54121的逻辑符号，其上标注了8个功能端的使用特点。
◆ 2个输出端状态互补，电路正常工作，出现输入激励信号时，两端同时输出暂稳态，且电平相反。
◆ 6个输入端中， 是逻辑信号输入端。
其中：是低有效的触发信号输入端，是高有效的触发信号输入端，三者经过相应逻辑运算，形成后级单稳态触发单元的输入激励信号，用表示，即（表达式中， 的含义，它是指低有效的触发信号 的非形式。
知识模块二十二常用集成触发器
二、集成JK触发器
▪ 1．同步JK触发器 （1）电路组成
同步JK触发器的电路组成如图22—8所示。
图22—8 同步JK触发器
（a）逻辑电路
（b）逻辑符号
（3）状态表
同步JK触发器的状态表如表22—5所示。 表22—5状态表
从表22—5中可知：
①当J=0，K=1时Q，n1 JQn KQn ，置“0”。
端连在一起，即采用了同步控制。设所有触发器的初始状态都处于0状态（Q=0， =1）。在控制时钟的连续作用下，被存储的二进制数（0101B）一位接一位地从 左向右移动。根据D触发器的特点，当时钟脉冲沿到来时，输出端的状态与输入 端状态相同，Qn+1=D。所以在时钟端每来一个CP脉冲都会引起所有触发器状态 向右移动一位，若来4个时钟脉冲，移位寄存器就存储了4位二进制信息 Q0Q1Q2Q3=0101。
▪ ②S端输入均为低电平时，输出状态不定, 即R=S=0，Q= =1，违反了互补关系。 当RS从00变为11时，则Q（）=1（0），Q（[]）=0（1），状态不能确定，如 图22—3所示。
▪ ③与非门构成的基本RS触发器的功能，可简化为如表22—2所示。
表22—2基本RS触发器功能表
▪ 2．同步RS触发器
功能表如表22—7所示。其中CP为时钟输入端，D为数据输入端，Q、 为互Q 补输
出端， 为直RD接复位端，低电平有效， 为S直D接置位端，低电平有效， 和RD
S
用来设置初始状态。
D
图22—14双上升沿D触发器(74LS74)
(a)实物
(b)引脚图
(C)外引线图
表22—7双上升沿D触发器74LS74功能表 符号说明：Ф表示无效状态。
TTL集成主从RS触发器74LS71的引脚分布和逻辑符号如图22—7所示，功 能表如表22—4所示。触发器分别有3个S端和3个R端，均为与逻辑关系，即 1R=R1•R2•R3, 1S=S1•S2•S3。使用中如有多余的输入端，要将它们接至高电 平。触发器带有清零端(置0)RD和预置端(置1)SD,它们的有效电平为低电平。
实验5集成触发器功能测试及应用
实验5 集成触发器功能测试及应用一. 实验目的掌握基本触发器的电路组成及其功能；掌握基本RS、JK、D触发器的逻辑功能；掌握集成触发器的逻辑功能及使用方法。
二三触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路最基本的逻辑单元。
RS锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。
它的输入信号直接作用在触发器，无需触发信号。
可以由两个与非门交叉耦合而成。
在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为Q n+1=D，其输出状态的更新发生在CP脉冲边沿，属于边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D 触发器的应用很广，可用作数信号的寄存，位移寄存，分频和波形发生等。
在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
J-K触发器使用时要查清引线排列，其特征方程为。
四. 实验内容与步骤1.基本RS触发器建立与测试(1)在实验箱上选取一个14P插座，按定位标记插好74LS00集成块，根据右图连接实验线路。
(2)将实验箱上＋5V直流电源接74LS00的14脚，地接7脚。
将、接电平开关输出口，输出Q接发光二级管。
(3)按下表在输入端输入相应电平，观察并记录输出逻辑电平显示情况（发光管亮，表示输出高电平“1”，发光管不亮，表示输出低电平“0”）。
2.验证D触发器功能1)在实验箱上选取一个14P插座，按定位标记插好74LS74集成块，将实验箱上＋5V直流电源接74LS74的14脚，地接7脚。
将双D 触发器74LS74中的一个触发器的，和D 输入端分别接逻辑开关输出口，CP 端接单次脉冲，输出端和分别接发光二极管。
2)根据输出端状态，填表2。
几种常用的集成触发器
逻 辑 符 号
1S
&
1R
Q
本页完 继续
几种常用的集成触发器
二、集成JK成触发器(74HC76)
74HC76触发器功能表 清零 输 入 输 出 维持
SD 0 1 1 1 1 1 RD 1 0 1 1 1 1 CP J 0 1 0 1 K 0 0 1 1 Q 1 0 Qn 1 0 Qn
1Q
JK触发器1 1Q 2Q JK触发器2 2Q 本页完 继续
Qn
74HC76 触发器内有两个 JK触发器，电源和地是共用 的，其它则分开单独使用。
逻 辑 符 号
几种常用的集成触发器
三、集成D成触发器(74HC74)
预置1 74HC74触发器功能表 清零
1RD 1 2 14
VCC
2RD
输
SD 0 1 1 1 1 RD 1 0 1 1 1 0
74HC76逻辑功能概括： 1. 具有预置、清零功能，预置端 加低电平，消零端加高电平时，触发 器置1，反之触发器置0。预置和清零 与 CP 无关 ，这种方式称为直接预置 HC76逻辑功能概括 和直接清零。 2.正常工作时，预置端和清零端 置高电平，CP端输入时钟脉冲。
1SD 1J 1CP 1K 1RD 2SD 2J 2CP 2K 2RD
输
Q 1 0 Qn 1 0 不
出 维持
Q
S1 S2 S3 R1 R2 R3
SD & 1CP 1S Q
置1 0 0 置
& RD SD S1 S2 S3 1CP R1 R2 R3 RD
74LS71 功能表 Q 1R
1 Qn 0 1 定
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集成触发器
SD=RD=1，D=1，CP=0时，G3、 G4输出1，G6输出0，G5输出1。
SD=RD=1，D=1，CP=1时，G3 输出0，Q置1。
线1、2的作用 保证D=0时，在 CP上升沿瞬间使 触发器置0。线3、 4的作用保证D=1 时，在CP上升沿 瞬间使触发器置1。 这样的触发器具 有抗干扰能力、 工作稳定可靠。
集成触发器
2、工作原理和逻辑功能分析
1、CP=0时，B、B’、G3、G4同 时被CP封锁，P=P’=1,门A、A’
是打开的，基本RS触发器Q Q
通过A、A’的反馈互锁保持不 变。
2、CP=1时，门BB’被解除封锁， 基本RS触发器的状态可以通过B， B’继续保持状态不变，这时各门 输出函数式为
B Qn, B' Qn
集成触发器
例：用RS触发器构成无抖动开关
在机械开关扳动或按动过程中,一般都存在接触抖动,在几十毫秒的时间 里连续产生多个脉冲,如图(a)、(b)所示。这在数字系统中会造成电路的误动 作。为了克服电压抖动，可在电源和输出端之间接入一个基本RS触发器，在 开关动作时，使输出产生一次性的阶跃，如图（c）、（d）所示，这种无抖 动开头称为逻辑开关。若将开关S来回扳动一次，即可在输出端Q得到无抖动 的负的单拍脉冲。如图（c）输出端的波形。
示方法除使用真值表（特
性输表入端）全、为符1的号基本图R、S触时发序器图 （波形输入图状）态以保持外不，变还. 用特
1
1
性方法、状态转换图（或
转换表）来表示。
0
1
1
(1)真值表
集成触发器
同步 RS 触发器的真值表如表所示。其功能与基本 RS 触发器相 同，但只能在 CP=1 到来时状态才能翻转。
同步RS触发器的真值表
在输入信号作用下，触发器的两个稳 定状态可相互转换(称为状态的翻转)。 输入信号消失后，新状态可长期保持下 来，因此具有记忆功能，可存储二进制 信息。
一个触发器可存储 1 位二进制数码
集成触发器
4.1 基本 RS 触发器
一、电路结构：
由两个与非门构成, 两个 输出端,一个为Q,一个为 . 正常Q 情况下, 两个输出端 是逻辑互补的,即一个为0, 一个为1。两个输入输。
1、有两个稳定的状态
1
0
0
当Q=0时,G1输入端有0,则 G1输出端为1, G2输入端
全为1,则G2输出端为0
0
1
1
R S 1
当输入端全
为1时,输出 端不变
集成触发器
2、在低电平信号作用下,触发器可以从一个稳态转
换到另一个稳态
Q=1 R=0 S =1
1
10
置0端
G1输入有0,则G1输出端为
1, G2输入全为1,则Q=0.
输入
S
R
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
初态
Qn
0 1 0 1 0 1 0 1
次态 Q n1
0 1 0 0 1 1 不定 不定
功能说明 Q n1
保持
演示
置0
演示
置1
演示
不定
演示
(2)卡诺图与特性方程
集成触发器
（3）状态转换图
将 Q n1作为输出变量,把S、R 和 Qn 作为输入变量填入卡诺图，
经化简得特性方程
将触发器两个稳态0和1用两 个圆圈表示，用箭头表示由现态 到次态的转换方向，在箭头旁边 用文字符号及其相应信号表示实 现转换所必备的输入条件，这种 图称为状态转换图。
Qn1 S RQn
S
R
0（约束条件）
是指不允许将R和S 同时取为1，所以 称为约束条件。
3、同步RS触发器的空翻问题
按有无动作的统一时间节拍（时钟脉 冲）来分:有基本触发器（无时钟触发器） 和时钟触发器。
按电路的结构来分:有主从触发器、维 持阻塞触发器、边沿触发器和主从型边 沿触发器等。
按逻辑功能来分:有 RS 触发器、D 触 发器、JK 触发器、T 触发器、T’触发
器。
集成触发器
触发器的基本特性
有两个稳定状态(简称稳态):用来表 示逻辑 0 和 1。
A P Qn J Qn Qn J Qn
A' P 'Qn KQn Qn K Qn
设 SD RD无论1J,、QK如0何, Q改变1，输
出均不改变。
Qn1 A B J Qn Qn Qn Qn1 A' B ' KQn Qn Qn
概述
在数字电路系统中，经常采用触发器以及由 它们与各种门电路一起组成的时序逻辑电路。
时序逻辑电路的特点是：输出状态不仅取决 于当时的输入信号状态，而且还与原输出状态有关。
电路结构上存在反馈，使时序逻辑电路具有 记忆功能，即在输入信号作用撤消后，能保持在输 入信号作用时所具有的输出状态。
集成触发器
触发器的分类方法有三种：
Q由1变为0
0
1 1
集成触发器
2、在低电平信号作用下,触发器可以从一个稳态转 换到另一个稳态
0 1
Q由0变为1
1
0
G2输入有0,则Q=1,G1输
Q = 0 S 0 R= 1 置1端 入全为1,则G1输出端为0
3、失效的状态
1
集成触发器
正常情况下,两上输出端逻
辑互补,但此时为非正常状
1
态,不能使用该输入信号。
集成触发器
四.基本RS触发器的优缺点
优点 缺点
电路简单，是构成各种触发器的基础。 (1). 输出受输入信号直接控制，不能定时控制。 (2). 有约束条件。
集成触发器
4.2几种时钟触发器的逻辑功能
基本RS触发器属于异步式或称为无时钟触 发器，动作特点是当输入的置0或置1信号一出 现，输出状态就可能随之而发生变化。触发器 状态的转换没有一个统一的节拍. 在使用触发 器时,往往要求按一定的节拍动作。这种触发器 有两种输入端：一种是决定其输出状态的数据 信号输入端（如RS触发器的置0、置1端R和S）， 另一种是决定其动作时间的时钟脉冲（Clock Pulse），简称CP输入端。
主从触发器由互补的时钟脉冲分别控制两部分。
它具有边沿触发器的特性，故称为主从型边沿D触发器。
集成触发器
3、D触发器逻辑功能的表示
D触发器具有置0，置1的功能。
D 0 Qn1 0 D 1 Qn1 1 特性方程 Q n1 D
当CP上 升沿触
发
集成触发器
D触发器的真值表和状态转换图
集成触发器
第4章 集成触发器
概述
基本 RS 触发器
几种时钟触发器的逻辑功能 触发器的选择和使用
集成触发器
本章教学基本要求
本章教学基本要求：
掌握 RS 触发器、JK 触发器、D
触发器的逻辑功能 了解触发器的主要参数
熟悉 RS 触发器、JK 触发器、D 触
发器的电路结构、工作原理和触发 方式
集成触发器
0
0
集成触发器
特点：
一、当电路进入新的稳定状态后，即使撤销 了输入信号，触发器翻转后的状态也能够稳定的 保持。
二、 R端称为置0端：从1态换0态必须使
R=0 S =1
S 端称为置1端：从0态换1态，必须使
R = 1S = 0
集成触发器
三.逻辑功能的表示方法
(1) 真值表
与非门组成的基本RS触发器的真值表
集成触发器
例 已知维持阻塞边沿D触发器输入CP和D信号的波形（已 知 RD SD 1 ），如图所示，试画出输出端Q和 Q 的波形。
集成触发器
负边沿JK触发器
负边沿触发器输出状态是根据CP下降沿到达瞬间输入信号的状态来 决定的。而在CP变化前后，输入信号状态变化对触发器状态都不产生影
响。 1、电路结构
2、工作原理和逻辑功能分析
（1）异步复位和置位功能
两个输出端和SD、RD构成 或非门基本RS触发器。
无论CP处于何种状态
SD=1，RD=0
SD=0，RD=1
Q 1Q=0 Q=0 Q=1
只有RD=SD=0时，才能使CP、D产生逻辑功能。
集成触发器
（2）D和CP的触发作用
分析RD=SD=0时，D触发器的
工作情况。
CP=0 时，C=0，TG1、TG4 导通，TG2、TG3截止，主、从 触发器之间由TG3隔离，使信
号锁存于主触发器；从触发器
通过TG4闭环反馈自锁，保持 原来Q的状态。
RD=SD=0 时，
Qn1 Qn
集成触发器
CP=1时，C=1，TG1、 TG4截止，TG2、TG3 导通，输入通道被 封锁，主触发器通 过TG2保持CP上升沿 到来前的一瞬间所 接收的D信号，而从 触发器Q的状态根据 Z1的状态变化而变 化。
集成触发器
或非门组成的基本RS触发器的真值表
输入信号
S
R
0
0
0
1
1
0
1
1
输出状态
Q
Q
不变
0
1
1
0
不定
功能说明
保持
演示
置0
演示
置1
演示
失效
演示
集成触发器
与非门和或非门基本RS触发器组成的真值表
输入
SR SR
1100 1001 0110 0011
输出
不变
0
1
1
0
不定
功能说明
保持 置0 置1 失效