为高速ADC选择最佳的缓冲放大器
ADC输入级(缓冲器)问题与ESD
实例：/Analogpassive/20070506040237.htm /Analogpassive/200705201038441.htm /Analogpassive/200710271212531.htm当开关设在位置1时，采样电容器被充电至采样节点的电压(在该例中为VS)，然后开关切换至位置2，此时采样电容器上累积的电荷被转移至采样电路的其它部分。
这一过程不断反复。
上述不带缓冲器的开关电容器输入可引起严重的系统级问题。
例如，将采样电容器充电到适当电压所需的电流必须由连接到模数转换器输入端的外部电路提供。
当电容器切换到采样节点(图1中的开关位置1)时，对电容器进行充电需要大电流。
这一瞬态电流的大小是采样电容器容值、电容开关频率和采样节点电压的函数。
这个开关电流由下式表示：Iin=CVf其中，C为采样电容器的电容值，V为采样节点上的电压(本例中用VS表示)，f为采样开关进行开关操作的频率。
这个开关电流会在采样节点产生较高的电流尖峰(图1)。
当设计模数转换器前端的模拟电路时，必须考虑这个开关电流的影响。
由于该电流可以通过任何电阻，所以将产生压降，在模数转换器的采样节点处产生电压误差。
如果转换器的输入端有高阻抗传感器或高阻抗滤波器相连，那么这个误差将非常大。
例如，假设电阻器被放置在模数转换器的前端，以隔离传感器并增强静电放电(ESD)保护功能(图2)。
在本例中，采样电容器的容值为10pF，开关频率为1MHz。
利用上式计算可得，瞬态电流约为25?A。
当这个瞬态电流通过10k?的电阻器时，采样节点上将会产生250mV 的电压误差。
由于采样节点可能被安排在下一个采样周期之前，因此这是最差情况下的近似值。
该建立时间取决于由10kΩ电阻器和采样电容器构成的RC时间常数，以及模数转换器输入端的寄生电容。
寄生电容可能是由模数转换器的导线、电路板上的走线长度以及内部MOS开关电容造成的。
此外，可能需要一个外部缓冲器电路来提供必需电流，并确保采样节点能被正确设置，从而保持转换器的线性特性。
放大器与开关电容ADC接口的匹配方法
放大器与开关电容ADC接口的匹配方法简介在现代无线接收器设计中，高采样率的模数转换器(ADC) 通常被用作中频复合调制信号的采样。
基于CMOS 开关电容的ADC 因其低成本和低功耗而成为这类设计的首选。
这类ADC 的前端为非缓冲型，直接耦合至采样网络，所以ADC 的输入阻抗会随时间(跟踪和保持模式切换时)变化，这就对驱动ADC 的放大器提出了挑战。
为了在驱动ADC 的同时获得极小的噪声和信号失真，有必要设计一种无源网络接口，实现宽带噪声抑制和采样保持阻抗的变换，从而为驱动放大器提供一个更匹配的负载阻抗。
本文将介绍如何在多个常用IF 频率下采用谐振法将采样保持阻抗变换为可预测性的负载，从而更精确地设计抗混叠滤波器。
为了降低功耗，开关电容ADC 省掉了ADC 前端中的缓冲。
ADC 采样保持放大器电路(SHA)由输入开关、输入采样电容、采样开关和放大器构成，如图1 所示，输入开关直接连接着驱动器和采样电容。
输入开关闭合时(跟踪模式)，驱动电路给输入电容充电。
输入开关断开时(保持模式)，驱动电路与输入电容分离。
该ADC 的跟踪模式和保持模式的时间大致相等。
在SHA 跟踪模式下的ADC 输入阻抗与SHA 保持模式下的ADC 输入阻抗是不一样的，这就很难使ADC 输入阻抗与驱动器电路始终匹配。
ADC 在跟踪模式下，输入开关闭合，因此该模式下的输入阻抗与驱动器电路应保持匹配。
输入阻抗随频率的变化主要取决于采样电容以及信号通道中的寄生电容。
为精确匹配阻抗，应对输入阻抗的频率相关性有所了解。
如图2 为AD9236 在0 至1 GHz 的输入频率下输入阻抗随频率变化的曲线图。
图2 中，蓝色曲线和红色曲线分别表示ADC 输入SHA 在跟踪模式和保持模式下的输入阻抗虚部值(右纵轴)。
可见，频率100 MHz 时，虚部阻抗会在。
Flash型ADC测试指南
One Technology Way • P .O. Box 9106 • Norwood, MA 02062-9106, U.S.A. • Tel: 781.329.4700 • Fax: 781.461.3113 • AN215A 应用笔记作者：Walt Kester为了利用Flash 型ADC 的高采样速率构建高性能电路，需要了解这种转换器的许多奥妙之处。
本系列文章分为三部分，第一部分讨论Flash 型ADC 设计易犯的错误，如何评估数据手册的某些性能指标，以及如何选择与所用特定转换器配套的外部器件。
第二部分和第三部分讨论用来在系统中验证转换器性能的测试与测量方法。
要对带宽超过1 MHz 的模拟信号进行数字化转换，很可能需要使用Flash 型ADC 。
由于近年来VLSI 工艺技术和设计技巧的进步，现在市面上出现了许多4到10位分辨率的Flash 型转换器。
然而，要在这些转换器提供的高采样速率下成功发挥其效用，必须考虑并补偿Flash 型转换器的多种特性。
大多数Flash 型转换器的基本特性如图1所示。
Flash 型ADC 将一个模拟输入信号同时应用到2N -1个锁存比较器，N 为转换器的输出位数。
一个电阻分压器产生各比较器的基准电压，并将各基准电平设置为比下方相邻比较器的基准电平高1 LSB 。
基准电压低于输入信号电平的比较器产生逻辑1，基准电压高于输入信号电平的比较器产生逻辑0。
第二逻辑级对2N -1次比较所产生的温度计代码进行解码。
一个可选的输出寄存器将解码级的数字输出锁存一个时钟周期。
Flash 型ADC 测试指南 第一部分Flash 型ADC 是高速转换的基础时序最重要使用Flash 型转换器时，用户首先遇到的困难之一是从转换器中移出有效数据。
实际应用中，比较器库有两种状态，这些状态由转换命令信号控制。
不同转换器对该命令有不同的称呼，如转换、编码或简单地称之为时钟命令等。
当此信号处于转换命令状态时，比较器跟踪模拟输入信号，在此期间的输出数据无效。
ADC前端放大器和RC滤波器设计
为将驱动器噪声对总SNR的影响降至最低，此总噪声应为ADC噪声的¹⁄ 左右。根据目标系统的SNR 要求，可能还允许更高的噪声。例如，如果ADC的SNR为91 dB， VREF = 5 V，则总噪声应小于或 等于
图9. 不同输出电压水平下失真与频率的关系
裕量，即放大器最大实际输入/输出摆幅与正负电轨之差，也可能影响THD。放大器可能具有轨到轨 输入和/或输出，或者要求最高1 V甚至更大的裕量。即便是轨到轨输入/输出，如果工作信号电平接 近放大器的供电轨，也将难以获得良好的失真性能。因此，最好应选择让最大输入/输出信号远离供 电轨的电源电平。考虑一个0 V至5 V输入范围的ADC，采用ADA4841-1放大器驱动，需要将ADC的 范围提高到最大。该放大器具有轨到轨输出，对输入有1 V的裕量要求。如果用作单位增益放大器， 则至少需要1 V的输入裕量，正电源至少必须是6 V。输出为轨到轨，但仍然只能驱动到地或正供电 轨的大约25 mV范围内，因而需要一个负供电轨，以便一直驱动到地。为了给失真性能留有一定的 裕量，负供电轨可以是–1 V。
图1. 典型放大器、RC滤波器和ADC 在建立ADC输入和通过优化带宽限制噪声时所需的最小RC值，可以由假设通过指数方式建立阶跃输 入来计算。要计算阶跃大小，需要知道输入信号频率、幅度和ADC转换时间。转换时 间,tCONV （图2）是指容性DAC从输入端断开并执行位判断以产生数字代码所需的时间。转换时间 结束时，保存前一样本电荷的容性DAC切换回输入端。此阶跃变化代表输入信号在这段时间的变化 量。此阶跃建立所需的时间称为 "反向建立时间"。
图8. ADA4841-1的失真与频率的关系 图中显示的不是总谐波失真，而是一般最为重要的二次和三次谐波成分。 ADA4841-1的噪声非常小，失真特性优异，足以驱动18位ADC到大约30 kHz。当输入频率接近100 kHz或更高时，失真性能开始下降。为在高频时实现低失真，需要使用功耗更高、带宽更宽的放大 器。较大的信号也会降低性能。对于0 V至5 V的ADC输入，失真性能信号范围将提高到5 V p-p。从 图8所示的失真图可看出，这将产生不同的性能，因此放大器可能需要测试，以确保它满足要求。图 9比较了多个输出电压水平的失真性能。
了解ADC信号链中放大器噪声对总噪声的贡献
了解ADC信号链中放大器噪声对总噪声的贡献简介当模数转换器(ADC)的模拟输入被驱动至额定满量程输入电压时，ADC提供最佳性能。
但在许多应用中，最大可用信号与额定电压不同，可能需要调整。
用于满足这一要求的器件之一是可变增益放大器(VGA)。
了解VGA如何影响ADC的性能，将有助于优化整个信号链的性能。
本文分析一个采用双通道16位、125/105/80 MSPS、流水线ADCAD9268和超低失真中频VGAAD8375 的电路中的噪声。
信号链包括一个VGA（在+6 dB增益设置下使用）、一个五阶巴特沃兹低通滤波器（–3 dB滚降频率为100 MHz）和ADC。
本文将给出放大器和滤波器的噪声计算，因为这些噪声决定ADC在目标频段内的动态性能。
问题许多采用高速ADC的实际应用都需要某种驱动器、放大器或增益模块，用以将输入信号缩放到满量程模拟输入范围1，确保获得最佳信噪比 (SNR)和无杂散动态范围(SFDR)。
此外，差分放大器也可以将单端信号转换为差分信号来驱动ADC。
这些器件都是有源器件，因而会增加ADC前端的噪声。
此噪声在工作带宽内的积分会降低转换性能。
针对具体应用，适当ADC的选择取决于许多因素，包括：模拟输入范围输入频率/带宽所需分辨率/SNR所需SFDR某些应用同时要求高动态范围和高分辨率。
AD9268在70 MHz中频提供78.2 dBFS（dB相对于满量程）的SNR和88 dBc的SFDR，非常适合此类应用。
在系统层面，ADC前端可以使用放大器、变压器或巴伦，但使用放大器的实现方案最为常见。
使用放大器的原因可以是下面的一条或几条：为输入信号提供增益以提高ADC分辨率。
缓冲或变换输入源与ADC之间的阻抗。
将单端输入信号转换为差分输出信号。
AD8375 VGA可以用来将单端信号转换为差分信号，同时它能在不同增益设置下保持高线性度和一致的噪声性能。
这些特性使它成为在较高中频下驱动ADC的上好选择。
运放的选择及在ADC中的应用
运算放大器是模拟电路设计中非常重要的电子元件。
在传感器采集电路设计以及其他模拟信号调节设计中应用很广。
因此有必要就如何选择运放的问题进行一次整理。
除了对运放参数指标的整理外，本文还以某个ADC等为例，详细讲述了如何结合当前系统实现运放的合理应用。
笔者功力有限，文中不周之处，请不吝赐教。
运放的产生与内部工作原理在此不作阐述，具体详情可查看任何模拟电路书籍。
下文将对运放的功能与分类、输入、输出性能指标、噪声与电源理论以及运放实例应用等四部分逐一说明。
一、运放的功能与分类从工程上讲，按照集成程度来讲，运放一般可分为独立运放芯片和内含分立元件的运放，如图1所示。
独立运放具有一般运放的所有功能，具体功能可根据使用者的需要，配合外部分立元件自行设计。
内含分立元件的运放芯片，可选择的输出方式会被限制为特定的几种，当在输出效果上会比独立的运放好很多。
内含电阻的运放ina133独立运放OPA130图1以图1的两个片子为例，ina133的应用电路为图2所示。
如果对ina133的2,3引脚外部再连接25K电路使其变成1/2倍数电路，则精度会大大增加。
由原有的1-2mv变为几十mv。
（笔者所做实验片子类型不多，在此仅表述现象）图2运放的功能一般可分为以下四个：放大器：主要用于改变信号的幅度。
缓冲器：隔离输入输出，完成阻抗匹配（输入端高阻，输出端低阻），一般用于ADC的设计，当然在其他三类功能中也能体现。
滤波器：设计不同类型的滤波器，消除信号源以外的其他干扰和噪声。
现在集成度滤波器很多，只需要外部配备电阻，选择滤波的频率范围即可。
其他各种运放功能：积分、微分、乘法、对数等等。
对于ADC设计而言，前三种功能根据具体面向对象都有所涉及。
主要以缓冲器为主，缓冲器作为ADC的一部分，除了缓冲以外，同时还承担着放大器的工作。
常见ADC运放与AD的匹配环节，运放作为放大器只做跟随器设计，当然也有缩小信号的设计等。
除了上述分类以外，运放也可以按照反馈方式分为：电压反馈与电流反馈两种，记作VFA与CFA。
如何为ADC选择最合适的基准电压源放大器(最全)word资料
如何为ADC选择最合适的基准电压源放大器(最全)word资料主题: 驱动精密ADC：如何为您的ADC选择最合适的基准电压源和放大器?精彩问答:[问：callhxw]如何评定一颗ADC非线性？丢码？[答：Jing]you can use ADC"s INL and DNL parameter to evaluate the non-linearity and you can also use ENOB parameter to check code loss. Thanks!Generally ENOB releated with ADC"s SNR[2020-2-28 10:32:08][问：吉星]在差分输入时，不考虑直流，使用差分放大器和变压器哪个更好．[答：Mariah]Transformer is better for the better noise and distortion performance, especially in very high frequencies.[2020-2-28 10:32:14][问：Jane Yang]请问应如何处理板级噪声对于高精度AD的影响？特别是输入部分的噪声？[答：Jing]This is a good question and it"s very difficult to answer. Generally, You should consider all the input noise derived from sensor/AMP/BUFFER. You can also use a LPF to reduce the input noise. Remember the BGP of AMP should be 100x of ADC"s throughput. Thanks![2020-2-28 10:34:30][问：石林艳]AD变换的参考基准源很重要，对模拟供电电源和数字供电电源的要求也很高吗[答：Rui]模拟供电电源，和数字供电电源相对基准源来说，精度要求相对较低，一般情况下用10uF的电容和0.1uF滤波即可。
用差分放大器来驱动高速ADC
为 了适 应市场的发展 ，各家公司纷
Ｉ——— ＿ —一 ＶＯＤ １～０＝１
（ ＭＩ 是高 度免疫的 。 Ｅ ） 一个 干扰源对 差 独 立 地 被 差
ＶＥＥ
ｂ
分信 号对的每 一端 影响都 是相 同的 。因 分 电 压 控 图 ２差分 输出 电压摆
差分输出结果 Ｖ Ｄｐｐ 一 － ） ２ ＥＯ ｔｕ Ｏ － ＝１ （１ ＝ ＸＳ ｕｐ ｔ
见 ） 要以数 百兆赫 兹 的频率 和高达 １ 的 第 三 ，单 端 输 入 系统 的 信 号 要依 靠 虚 出电压 摆动 （ 图 ２ 。这其 中的道理也 ６位
分辨 率来进行 采样工作 。这样 ，选择 与 地 ，而 差 分 信 号就 不 需 要这 样 一 个 虚 不复杂 ，输 出端的两 电压为反相 ，其差 倍 其 相 匹配的 驱动 器来充分 发挥 其潜 力 ， 地 ，增加 了双极 型信号的保真 度和稳 定 值 当然是单 端输 出的 ２ 了。
信号 。
Ｖｏ ｄ＝ Ｖ ｏｕｔ Ｖｏｔ － ｕ －￣２ Ｖ ＋ ２ Ｖｉ…
号的 器件 ，同运算放大 器一样 ，它能接
（） ３
从式 （ ）中可 以看 出， 数阶被消 ３ 偶
简单 地讲 ， 分信号就 是两个相 关 收双 端 输 入 ，不 同的 是 它具 有 双 输 出 差 去 了。 信号 的差值 ，本文 介绍 的是 电压差分 信 端 ，而不像运 算放大 器只有单端 口。在 号 ，它 已经广 泛的用 于音频 、数据传输 差 分 放 大 器 和电话中 。虽然 比单端输入 信号 系统 要 中，其输 出 复 杂 ，但 差 分信 号 系 统 的优 点 是 明 显 共 模 电 压 的。 第一 ，差分 信 号 对 外部 电磁 干扰 （ 。 Ｖ。 ）能
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为高速ADC选择最佳的缓冲放大器现代通信系统创新设计主要表现在直接变频和高中频架构，全数字接收机的设计目标要求模数转换器(ADC)以更高的采样率提供更高的分辨率(扩大系统的动态范围)。
在新兴的3G 和4G数字无线通信系统中，无杂散动态范围(SFDR)和线性度都需要高性能的ADC来保证。
幸运的是，在接收信号链路中，ADC的前级增益电路—缓冲放大器的性能在最近几年得到了极大提高，有助于ADC确保满足现代无线通信系统的带宽和失真要求。
但是，缓冲放大器和ADC之间的匹配要求非常严格，深刻理解缓冲放大器对ADC性能指标的影响非常重要。
长期以来，得到无线通信系统设计工程师认可的理想数字接收机的信号链路是：天线、滤波器、低噪声放大器(LNA)、ADC、数字解调和信号处理电路。
虽然实现这个理想的数字接收机架构还要若干年的时间，但用于射频前端的ADC的性能越来越高，通信接收机正逐渐消除频率变换电路。
从发展趋势看，接收机的一些中间处理级会被逐步消除掉，但ADC前端的缓冲放大级却是接收机中相当重要的环节，它是保证ADC达到预期指标的关键。
信号链路的缓冲放大器是包括混频器、滤波器及其它放大器的功能模块的一部分，它必须作为一个独立器件考察其噪声系数、增益和截点指标。
给一个既定的ADC选择合适的缓冲放大器，可以在不牺牲总的无杂散动态范围的前提下改善接收机的灵敏度。
定义动态范围接收灵敏度是系统动态范围的一部分，它定义为能够使接收机成功恢复发射信息的最小接收信号电平，动态范围的上限是系统可以处理的最大信号，通常由三阶截点(IP3)决定，对应于接收机前端出现过载或饱和而进入限幅状态的工作点。
当然，动态范围也需要折衷考虑，较高的灵敏度要求低噪声系数和高增益。
然而，具有30dB或者更高增益、噪声系数低于2dB 的LNA其三阶截点会受到限制，常常只有+10到+15dBm。
由此可见，高灵敏度的放大器有可能在接收前端信号处理链路中成为阻塞强信号的瓶颈。
在接收机的前端加入ADC后，对动态范围的折衷处理变得更加复杂。
引入具有数字控制的新型线性放大器作为缓冲器，能够在扩展动态范围的同时提高接收机的整体性能。
为了理解缓冲放大器在高速ADC中的作用，我们需要了解一下每个部件的基本参数及其对接收机性能的影响。
传统的接收机前端一般采用多级变频，将来自天线的高频信号解调到中频，然后再作进一步处理。
通常，信号链路会将射频输入转换到第一中频的70MHz或140MHz，然后再转换到第二中频的10MHz，甚至进一步转换至第三中频的455kHz。
这种多级变频的超外差接收机架构的应用仍然很广泛，但考虑到现代通信系统所面临的降低成本、缩小尺寸的压力，设计工程师不得不尽一切可能去除中间变频电路。
长期以来，军品设计工程师也一直都在探索实现全数字化接收机的解决方案，用ADC直接数字化来自天线和滤波器组的射频信号。
近几年，ADC的性能指标得到了飞速提高，但还没有达到可以支持全数字化军用接收机的水平。
尽管如此，商用接收机的设计已经从三级或更多级的变频架构简化到一次变频架构。
减少频率变换级意味着ADC输入将是较高中频的信号，需要ADC和缓冲放大器具有更宽的频带。
对ADC分辨率的要求取决于具体的接收机，对于一些军用设备，例如有源接收机，10位分辨率即可满足要求。
对于当前和正在兴起的商用通信接收机，比如3G、4G蜂窝系统，为了降低经过复杂的相位和幅度调制的波形的量化误差，需要ADC具有更高的分辨率。
对于多载波接收机，通常需要14位甚至更高的分辨率，同时也要足够的带宽来处理整个中频频带的信号。
如果一个接收机架构已具备高速、高分辨率ADC，那么关系到灵敏度和动态范围的其它关键参数是什么呢？ADC常用SFDR作为其关键指标，SFDR定义为输入信号的基波幅度与指定频谱内最大失真分量均方根的比。
如输入电压幅度超出了所允许的最大值，采样输出波形将出现削波和失真。
当输入信号低于推荐的最小输入值时，则不能有效利用ADC的分辨率，一个14位的ADC可能仅仅表现出了10位或12位器件的性能。
对于一个既定ADC，正弦波的最大输入电压(Vmax)可以由下式计算：2Vmax = 2bQ 或 Vmax= 2 b-1 Q其中，b是ADC的分辨率，Q是每位量化电平的电压。
对应于最大电压的正弦波功率是：Pmax = V2max/2 = [2 2(b-1)Q2]/2 = 22bQ2/8最小电压是对应1 LSB的幅度，可以由下式计算：2Vmin=Q对应功率为：Pmin= V2min/2= Q2/8动态范围(DR)可以简单地由下式计算：DR = Pmax/Pmin= 22b或采用对数形式表示：DR = 20log(Pmax/Pmin) = 20blog(2) = 6b(dB)或者每位6dB。
要得到一个ADC的SFDR，可以测量ADC的满量程正弦信号，利用一个高精度DAC和频谱分析仪测试ADC的输出，并且比较输出信号的最大基波成分与最大失真信号的电平。
需要注意DAC的动态范围一定要远远高于ADC的动态范围，否则DAC的动态范围会制约ADC SFDR 指标的测试。
目前，高速ADC的SFDR指标可以达到80到90dBc，通过给ADC输入一个单音或双音信号可以测得该项指标。
对于双音信号的性能分析，双音信号可以在共同中频中心频率两侧选择，频率间隔1MHz，比如对于140MHz的中频，双音频点选择为139.5MHz和140.5MHz。
包括ADC在内的接收灵敏度是噪声的函数，而噪声电平本身又是带宽的函数。
降低噪声可以提高接收机的灵敏度。
而有些噪声是不可避免的，如热噪声。
ADC的背景噪声由热噪声和量化噪声决定，这些噪声限制了ADC的灵敏度。
量化噪声本质上讲是模数转换器的LSB的不确定性。
一般来说，ADC的背景噪声就是所允许的最低输入信号。
作为接收机，不仅仅通过SFDR来表现ADC的特性，满量程噪声比和信噪比(SNR)也很重要，ADC的最大SNR是其分辨率的函数:SNR = (1.76 + 6.02b) dB实际上，它是满量程模拟输入的均方根与量化噪声均方值的比。
将ADC的采样速率增加一倍，噪声将分布到两倍于前期带宽的频段内，有效噪声系数会降低3dB。
确定ADC的SNR 的最好方法是用一个精确的接收机和经过校准的噪声源进行测量，测量须考虑时钟抖动和其它噪声源，从而获得实际的SNR值。
总谐波失真(THD)是在信号傅立叶频谱上的所有谐波的均方根之和，前三项谐波集中了绝大部分的信号能量，对于通信系统来说，THD通常比静态下的直流线性度更重要。
大多数厂商给出的器件参数中包含了前4次，甚至前9次谐波的数据。
MAX12599是一款Maxim推出的新型ADC，它在单一芯片上集成了2路14位ADC，每路ADC 的采样速率可以达到96Msps，可以采集中频和基带信号。
这款双通道ADC具有内部采样/保持放大器和差分输入，对于175MHz的输入，它可以获得79.8dBc的SFDR、71.9dB的典型信噪比和70.9dB的信噪失真比(SINAD)(图1)，总谐波失真为-77.9dBc。
这款ADC工作在3.3V，仅消耗980mW的模拟电源功耗。
图1：MAX12559在96MHz时钟频率、-1dBFS输入时,SNR和SINAD与输入频率的对应关系曲线。
灵活的基准架构允许器件采用内置2.048V带隙基准或外部基准，并且允许两个ADC共用同一基准。
可利用基准电路在±0.35V到±1.15V范围内调整满量程输入，MAX12599支持单端或差分时钟输入，用户可选择2分频和4分频模式，简化了时钟源的选择。
缓冲器的选择在为MAX12559或类似的在现代通信接收机中的高速ADC选择缓冲放大器时，需要考虑一个因素。
理想情况下，缓冲放大器需要具有与ADC相同的带宽或更宽的带宽，MAX12559的带宽是750MHz，至少需要满足被采样信号的带宽要求。
ADC缓冲放大器一般按照频域特性定义指标，而普通的运算放大器规定建立时间和摆率指标。
无论缓冲放大器如何定义指标，它必须具备ADC输入所需要的瞬态响应能力，使输入波形的削波或失真不会大于ADC的1LSB。
在接收机前端，缓冲放大器的噪声系数也有影响，但不占主导地位。
在信号链路中，第一级放大器对接收机噪声系数影响最大，通常，具有最低噪声系数的放大器放在信号链路的最前端。
因此，低噪声系数的缓冲放大器有助于改善整个接收机的噪声系数指标，但对缓冲器的噪声系数要求不像第一级放大器那样严格。
如果接收机第一级低噪声放大器具有2dB或更低的噪声系数，对于缓冲放大器来说，6dB到7dB的噪声系数将会对接收机链路产生最小的影响。
缓冲放大器应该提供足够的增益，以确保送到ADC的信号接近于满量程输入电压，同时，还要很好地控制频率响应特性，增益平坦度应该保持在ADC的一个LSB之内。
对于高分辨率(14位或更高)ADC，要求缓冲放大器在整个有效带宽内具有±0.5dB的增益平坦度。
缓冲放大器应该按照输出电压和截点指标提供良好的线性度，例如缓冲放大器必须至少提供和ADC的输入要求一致出输出，线性度应优于ADC的线性度，以避免降低ADC的SFDR指标。
考虑缓冲放大器和ADC相位误差对杂散特性的影响时，可以由下式计算：SFDR System = -20log{10exp[(-SFDR ADC)/20] + 10exp[(-SFDR Buffer)/20]} (dBc)缓冲放大器的源阻抗要足够低，以保证与ADC输入阻抗的隔离，并为ADC输入驱动提供足够的功率。
为了避免额外的转换误差，还要求缓冲器的高频输出阻抗尽可能低，总之，缓冲放大器的输出阻抗会对ADC的交流特性，特别是总的谐波失真(THD)产生直接影响。
对于开关电容ADC，转换器可能会在每次转换结束时吸收少量输入电流。
采用这类ADC 时，缓冲放大器还要有足够快的瞬态响应能力，以避免转换误差。
当缓冲器的瞬态响应不够快时，可以根据接收机的要求在其输出加一个RC滤波器来限制输入带宽，同时提供额外的电容以消除ADC的瞬态影响，滤波电容要大于ADC的输入电容。
Maxim的MAX2055、MAX2027可用作MAX12559的缓冲放大器，MAX2055是一个带宽在30~300MHz的数控可变增益放大器(图2)。
图2：MAX2055典型应用电路。
它具有单端输入和差分输出，便于配合差分输入ADC使用，缓冲放大器内部集成了数控衰减器和高线性度放大器以及单端至差分转换器，不需要外部转换或额外的放大电路。
MAX2055的内置衰减器提供23dB的衰减范围，精度为±0.2dB，可以实现动态增益调节或通道增益设定。