集成电路版图设计
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
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感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
半导体集成电路第4章版图设计与举例课件
计线宽。 前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的 最小间距。 显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例 种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小 ，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
集成电路版图设计岗位职责职位要求
集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢!并且，本店铺为大家提供各种类型的实用资料，如教学心得体会、工作心得体会、学生心得体会、综合心得体会、党员心得体会、培训心得体会、军警心得体会、观后感、作文大全、其他资料等等，想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by this editor.I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!And, this store provides various types of practical materials for everyone, such as teaching experience, work experience, student experience, comprehensive experience, party member experience, training experience, military and police experience, observation and feedback, essay collection, other materials, etc. If you want to learn about different data formats and writing methods, please pay attention!集成电路版图设计岗位职责职位要求第1篇集成电路版图设计岗位职责职位要求职责描述：岗位职责：1、熟练掌握模拟集成电路或数字集成电路的设计概念和流程，独立或合作完成线路设计。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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2020/9/21
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
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版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
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3
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• 射频与光电集成电路研究所
7.1 工艺流程定义
以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例,我们给出从工艺文件出发到设 计出版图的途径。TSMC的0.35μm CMOS工艺 是MOSIS 1998年以来提供服务的深亚微米工 艺，东南大学射频与光电集成电路研究所已利 用这一工艺多次成功流片。以下简要介绍利用 该工艺的技术文件进行芯片设计的流程。
层名 Contact
层号 (GDSII)
25
对应的CIF 名称
CCC
说明 接触孔
N_well
42
CWN
N阱
Active
43
CAA
有源层
P_plus_select N_plus_select
44
CSP
45
CSN
P型扩散 N型扩散
Poly
46
CPG
多晶硅
Electrode
56
CEL
第二层多晶硅
Metal1
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TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
层 (layer) N阱(N_well)
最小宽度(minWidth) 单位：lambda=0.2μm
12
扩散层(P_plus_select/N_plus_select)
2
多晶硅(Poly)
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
以下给出的是东南大学射频与光电集成电路研究所根据MOSIS 提供的TSMC 0.35m CMOS工艺文件设计的几种关键元件，它 们的有效性已经通过两次工艺流程得到证明。图中几何尺寸的 单位都是lambda，对于0.35μm工艺，λ=0.2μm。
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WW
IMD-4 WW
MMeteatla--l44
MIM capacitor(1fF/um^2) Thick-top-metal for inductor
WW IMD-3
6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq)
WW
WW
IMD-2
High N/P implant resistor(59
图 PMOS俯视图
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1. NMOS和PMOS（续）
图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区 (Active)共同形成N型有源区，P+扩散和有源区共同形成P 型有源区。有源区分别在栅极两侧构成源区(S)和漏区(D)。 源区和漏区又分别通过接触孔(Contact)与第一层金属 (Metal1)连接构成源极和漏极。
图 多晶硅层相关设计规则的图形关系
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7.3 图元
按理说，根据上节给出的设计规则，我们就可以设计版图了。 事实上，仅根据这些规则就来设计版图，还是难以入手的，因 为电路所涉及的每一种元件都是由一套掩模决定的几何形状和 一系列物理、化学和机械处理过程的一个有机组合。这些有机 组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造 的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家 得到。必要时，设计者需要自己建立相应的元件库。
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集成电路设计基础
陈莹梅
2006年
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第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
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4
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TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局 图中金属布线层及其性能参数见表7.1。
表16.1
沟道长(μ 金 属 布 多 晶 硅 电 源
阀值电压
m)
线层数 布 线 层 电 压
（V）
数
(V)
0.35
3
2
3.3 W/L
NMO
S
0.6/0.40 0.54
Nwell
Pwell
WW
WW
MMeetatal-l3 WW
WW WW
Poly
NSD
Trench oxide
P Substrate 7
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7.2 版图几何设计规则
集成电路的制造必然受到工艺技术水平的限制， 受到器件物理参数的制约，为了保证器件正确工 作和提高芯片的成品率，要求设计者在版图设计 时遵循一定的设计规则，这些设计规则直接由流 片厂家提供。设计规则（design rule）是版图设计 和工艺之间的接口。
第二层多晶硅(Electrode)的方块电阻值为47.4欧姆，每个 接触孔形成的电阻为31.4欧姆。该多晶硅电阻一般为几百欧 姆。
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有源层电阻
由N+扩散、P+扩散分别与有源区形成N+有源层电阻和P+ 有源层电阻，如图8.9和8.10。
4.0 1.5
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第7章 版图设计
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，它包含了集成电路尺寸大小、各层 拓扑定义等有关器件的所有物理信息。集成电路制造厂家根 据这些信息来制造掩膜。版图的设计有特定的规则，这些规 则是集成电路制造厂家根据自己的工艺特点而制定的。因此 不同的工艺，就有不同的设计规则。设计者只有得到了厂家 提供的规则以后，才能开始设计。版图在设计的过程中要进 行定期的检查，避免错误的积累而导致难以修改。很多集成 电路的设计软件都有设计版图的功能，CadenceDesign System 就是其中最突出的一种。Cadence提供称之为Virtuoso的版图 设计软件帮助设计者在图形方式下绘制版图。
1. NMOS和PMOS
图8.5和图8.6分别示出NMOS和PMOS俯视图。
2 1
1
2
3
1.5 1.5
Poly N_plus_select Active Contact
Metal1
图 NMOS俯视图
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2 1
21_plus_select Active Contact Metal1
3. 最小交叠(minOverlap)
交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图8.3(a) b)一几何图形外边界到另一图形的内边界长度(extension)，如图8.3(b)
Y
X
(a)
(b)
图7.3 交叠的定义
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3.6/0.40 0.58
31 级 环 行 振荡器频 率(MHz) PMOS 196.17
-0.77 -0.76
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表7.2 MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层 表16.2 MOSIS为TSMC0.35m CMOS工艺定义的全部工艺层
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离，如图8.2所示：
图 间距的定义
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表7.4 TSMC_0.35μm CMOS工艺版图各层图形之间的最小间隔
最小宽度 (minSep) 单位： lambda=0.2μm
N_well Active Poly P_l\plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3
栅指数(gates)指栅极的个数。
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2. 电阻(Resistor)
设计者在Cadence环境下CMOS工艺可用的电阻有多晶 硅电阻、有源层电阻和阱区电阻。
三种电阻的计算公式均为：
R
l
2* Xd
w w
*
Rsh
2 n
*
Rcon
其中，Rsh为方块电阻值，l 和w 分别是体电阻的长与 宽，Rcon是单个接触区形成的电阻值，n是接触孔数。
00.1.188 uummpprroocceessssSStrtruucctuturree
MMeetatal-l6
HDP oxide
Feature size L=0.18um
VDD 1.8V/2.5V
Deep NWELL to reduce substrate noise
WW
WW