4位全加器
4位全加器
四位全加器的VHDL实现通信0704 王学申0120703490117一、设计要求：采用QuartusII或Max+PlusII集成开发环境，利用VHDL硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。
二、设计分析加法器是数字系统中的基本逻辑器件。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）.三、加法器的分类（一）半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。
图1为半加器的方框图。
图2为半加器原理图。
其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。
图1 半加器图2 半加器原理图根据二进制数相加的原则，得到半加器的真值表如表1所列。
信号输入信号输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1表1 半加器的真值表由真值表可分别写出和数S，进位数C的逻辑函数表达式为：（1） C=AB （2）由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用一个与门实现。
仿真结果如图3所示：图3 半加器仿真图（二）全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图4为全加器的方框图。
图5全加器原理图。
被加数A i、加数B i从低位向本位进位C i-1作为电路的输入，全加和S i与向高位的进位C i作为电路的输出。
能实现全加运算功能的电路称为全加电路。
实验一 4位全加器的设计(1)
实验一4位全加器的设计一、实验目的：1 熟悉QuartusⅡ与ModelSim的使用；2 学会使用文本输入方式和原理图输入方式进行工程设计；3 分别使用行为和结构化描述方法进行四位全加器的设计；4 理解RTL视图和Technology Map视图的区别；5 掌握简单的testbench文件的编写。
二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。
三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。
2.设计1位全加器原理图设计的原理图如下所示：VHDL源程序如下（行为描述）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f_add_bev is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : out std_logic;CO : out std_logic);end entity;architecture bev of f_add_bev isbegin(CO,S)<=('0',A)+('0',B)+('0',CIN);end bev;VHDL源程序如下（行为描述）的RTL与technology map视图VHDL源程序如下（数据流描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_fl is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic);end entity;architecture fl of f_add_fl isbeginS<=A XOR B XOR CIN;CO<=((A XOR B)AND CIN)OR(A AND B);end fl;VHDL源程序如下（数据流描述）的RTL与technology map视图：VHDL源程序如下（结构化描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_con isport(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic );end entity;architecture con of f_add_con is COMPONENT hadd_vhdPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC );END COMPONENT;SIGNAL S1:STD_LOGIC;SIGNAL CO1:STD_LOGIC;SIGNAL CO2:STD_LOGIC;beginh_add1 : hadd_vhdport map(a => a,B => B,S => S1,CO => CO1);h_add2 : hadd_vhdport map(a => S1,B => CIN,S => S,CO => CO2);CO<=CO1 OR CO2;end con;VHDL源程序如下（结构化描述）的RTL与technology map视图：Testbench文件源程序如下：LIBRARY cycloneiii ;LIBRARY ieee ;USE cycloneiii.cycloneiii_components.all ;USE ieee.std_logic_1164.all ;ENTITY f_add_fl_tb ISEND ;ARCHITECTURE f_add_fl_tb_arch OF f_add_fl_tb ISSIGNAL A : STD_LOGIC :='0';SIGNAL CO : STD_LOGIC ;SIGNAL CIN : STD_LOGIC :='0'; SIGNAL B : STD_LOGIC :='0'; SIGNAL S : STD_LOGIC ;COMPONENT f_add_flPORT (A : in STD_LOGIC ;CO : buffer STD_LOGIC ;CIN : in STD_LOGIC ;B : in STD_LOGIC ;S : buffer STD_LOGIC );END COMPONENT ;BEGINDUT : f_add_flPORT MAP (A => A ,CO => CO ,CIN => CIN ,B => B ,S => S ) ;A<=NOT A AFTER 0.25US;B<=NOT B AFTER 0.5US;CIN<=NOT CIN AFTER 1US;END ;功能仿真波形如下：时序仿真波形如下：3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器作为电路单元，设计4位全加器。
基于FPGA的4位全加器实验
试验一 4位全加器实验1．实验原理．实验原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。
该位的进位信号。
全加器的真值表如表1所示。
所示。
表1 全加器真值表全加器真值表输入输入输出输出AiBi Ci-1 Si Ci0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 111114位全加器可以采用四个1位全加器级连成并行相加串行进位的加法器，位全加器级连成并行相加串行进位的加法器，实实现框图如图1所示，其中CSA 为1位全加器。
由图可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
之后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
图1 4位串行进位加法器实现框图位串行进位加法器实现框图在图1中，A 和B 为加法器的输入位串，对于四位全加器则位宽为4位，D 为加法器输出位串，和输入位串相同，C 为进位输入( Ci ) 或输出或输出( Co )。
实现代码为：实现代码为：module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout;input[3:0] ina,inb; input cin;assign {cout,sum}=ina+inb+cin; endmodule2．实验目的．实验目的⒈熟悉⒈熟悉 ISE9.1 开发环境，掌握工程的生成方法；开发环境，掌握工程的生成方法； ⒉了解⒉了解 V erilog HDL 语言在语言在 FPGA 中的使用；中的使用； ⒊了解4位全加器的V erilog HDL 语言实现。
语言实现。
3．实验内容．实验内容⒈用V erilog HDL 语言设计4位全加器，进行功能仿真验证。
4位全加器实验调查报告.doc
4位全加器实验调查报告.doc本次实验的目的是以4位全加器为基础，学习数字逻辑电路和全加器的原理，掌握实验器材的使用，了解数字逻辑电路实验的基本方法，提高实验动手能力。
实验器材包括：4位全加器芯片、74LS138译码器、7408与门芯片、电路连接线、电源，以及示波器等。
实验步骤：1.将4位全加器芯片插入实验插板中；2.连接电路，将电源插入实验插板上，打开电源；3.将示波器接在电路的输出端口上；4.根据4位全加器的原理，先将第一位数码与第二个数码的和输入全加器中，然后再将第三个数码的和输入，最后将第四个数码的和输入，并记录下每一个和的输出情况；5.接下来，将译码器和门芯片引入电路中，使得全加器的输出信号能够被有效地显示；6.根据实验结果，对每一个输入信号的输出情况进行比较和分析，得出结论。
实验结果：在实验过程中，我们先逐一输入了4个数码，并观察到输出信号。
由于我们将译码器和门芯片引入电路，因此在数字器件上能够直接看出输出情况。
我们可以根据所观察到的数字结果，进行推理和分析。
在实验结果中，我们发现，当全加器输入的是两个0、两个1或者一个0和一个1时，其输出结果都是正确的，即输出结果是0、1、10，其中，1和10为溢出情况。
但当输入信号为11时，其输出结果为00，这是一个错误结果。
进一步分析，我们发现，该错误结果是由于全加器的三重结构造成的。
当输入信号点同时为1时，进位产生的信号是1，但该1会向下一个全加器的进位端产生相反的信号，此时，对应的两个信号在第一个全加器的导通状态下形成了短路，从而导致错误结果的产生。
结论：本次实验通过实际操作4位全加器电路，深入理解了全加器的结构和组成原理，并能够看到数字逻辑电路在实际中的运用。
同时，在本次实验中，我们也发现了全加器的实际运转情况并进一步分析了其可能存在的缺陷，从而提出了解决全加器过程中出现的短路问题的解决方法和措施，对我们今后的学习和研究都有非常重要的参考意义。
四位全加器实验Verilog
实验四四位全加器一、实验目的l. 用组合电路设计4位全加器。
2.了解Verilog HDL语言的行为描述的优点。
2、实验原理4位全加器工作原理1）全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表中所列。
2）1位全加器一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin；Co=AB+BCin+ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；这两幅图略微有差别，但最后的结果是一样的。
3）4位全加器4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。
3、实验步骤四、实验连线K1-K4:14-11K5-K8:18-15L5-L8:7-10VIJN:83L4:64KHZ:805、心得体会首先，实现这一段全加器代码并不难，但是由于困惑给的三个时钟输入，没有太懂意思，所以只写了全加器控制LED灯的代码；后来问清楚后，运行全加器代码，有错误，原来是建文件时用的是verilog hdl，我建的是其他类型的；后来还有错，原来是把冒号打成分号；编译成功后，LED不亮，后来发现是硬件老化，换了箱子。
这一部分做好后，我准备把控制声音的加上去，本来准备再加一个模块，可是不能有两个顶层块，就对主模块做了补充，用case命令调用不同的状态，因为时间紧迫，所以代码写得比较简单，没有用经典的分频代码。
这里附一小段，是我在研究分频控制时看懂的网上的经典分频代码，适合乐曲自动播放等高级的实现，仅供分享assign preclk=(divider==16383)?1:0;//divider==16383，preclk=1always @(posedge clk) //基频上升沿触发beginif(preclk) //preclk=1divider=origin;elsedivider=divider+1;endalways @(posedge preclk) //调整占空比beginspeaker=~speaker; //2 分频产生方波信号end这部分实现了分频功能，其中origin+divider=16384=2^14，这个数根据自己的需要而定。
四位全加器
1．C机一台；
2．Altera Blaster下载器一根；
3．KHF-5实验箱一台。
三、实验原理
全加器是由两个加数Xi和Yi以及低位来的进位Ci-1作为输入，产生本位和Si以及向高位的进位Ci的逻辑电路。它不但要完成本位二进制码Xi和Yi相加，而且还要考虑到低一位进位Ci-1的逻辑。对于输入为Xi、Yi和Ci-1，输出为Si和Ci的情况，根据二进制加法法则可以得到全加器的真值表如下表9-1所示：
五、实验过程
1．打开QUARTUSII软件，新建一个工程。
2．建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。
3．按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。
4．编写完VHDL程序后，保存起来。方法同实验一。
5．对编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
BEGIN
abc <= a & b ; --a相并b，即a与b并置操作
PROCESS(abc)
BEGIN
CASE abc IS --类似于真值表的CASE语句
WHEN "00" => so<='0'; co<='0' ;
WHEN "01" => so<='1'; co<='0' ;
WHEN "10" => so<='1'; co<='0' ;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
四位全加器原理
四位全加器原理四位全加器是数字电路中常用的一种逻辑电路，它可以用来实现对四位二进制数进行加法运算。
在计算机中，加法是最基本的运算之一，因此四位全加器在数字电路中有着广泛的应用。
在本文中，我们将介绍四位全加器的原理和工作方式。
四位全加器由四个单位的全加器组成，每个全加器都有三个输入和两个输出。
输入包括两个加数和上一位的进位，输出包括本位的和以及向下一位的进位。
全加器的原理是通过对输入信号进行逻辑运算，得到输出信号。
首先，我们来看一下单个全加器的原理。
一个全加器有三个输入A、B和Cin，分别代表两个加数和上一位的进位；有两个输出S和Cout，分别代表本位的和以及向下一位的进位。
全加器的逻辑运算可以用如下的真值表来表示：A B Cin S Cout。
0 0 0 0 0。
0 0 1 1 0。
0 1 0 1 0。
0 1 1 0 1。
1 0 0 1 0。
1 0 1 0 1。
1 1 0 0 1。
1 1 1 1 1。
通过观察真值表，我们可以得到全加器的逻辑表达式：S = A ⊕ B ⊕ Cin。
Cout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))。
其中，⊕代表异或运算，∧代表与运算，∨代表或运算。
这些逻辑表达式描述了全加器的工作原理，通过对输入信号进行逻辑运算，可以得到输出信号。
接下来，我们将四个全加器连接起来，形成四位全加器。
在四位全加器中，每个全加器的进位输入都连接到上一个全加器的进位输出，这样就可以实现对四位二进制数的加法运算。
四位全加器的原理和单个全加器类似，只是需要考虑更多的输入和输出信号。
通过对四位全加器的原理和工作方式的了解，我们可以更好地理解数字电路中的加法运算。
四位全加器作为数字电路中的基本组成部分，有着重要的应用价值。
它不仅可以用于计算机中的加法运算，还可以用于其他数字电路中的逻辑运算。
因此，对四位全加器的原理进行深入的研究和理解，对于数字电路的学习和应用都具有重要的意义。
总之，四位全加器是数字电路中常用的一种逻辑电路，它可以用来实现对四位二进制数进行加法运算。
4位全加器verilog课程设计
4位全加器verilog课程设计一、课程目标知识目标：1. 理解4位全加器的原理和功能，掌握其Verilog硬件描述语言实现方法。
2. 学习并掌握数字电路中加法器的基本结构和工作原理。
3. 掌握Verilog模块化编程，能够实现并测试4位全加器的基本功能。
技能目标：1. 能够运用Verilog语言编写4位全加器的代码，并进行功能仿真。
2. 学会使用硬件描述语言进行数字电路的设计，提高实际问题解决能力。
3. 能够对4位全加器进行调试和优化，提升编程实践技能。
情感态度价值观目标：1. 培养学生的团队合作意识，提高学生在项目实践中的沟通与协作能力。
2. 增强学生对数字电路设计领域的兴趣，激发学生的创新精神。
3. 引导学生树立正确的价值观，认识到科技发展对社会进步的重要性。
课程性质：本课程为电子信息工程及相关专业高年级的数字电路设计课程，旨在通过4位全加器的Verilog实现，让学生掌握数字电路设计的基本方法和实践技能。
学生特点：学生已具备一定的数字电路基础和Verilog编程知识，具备分析问题和解决问题的能力。
教学要求：注重理论与实践相结合，鼓励学生积极参与课堂讨论，培养学生的动手能力和实际操作技能。
通过课程学习，使学生在知识、技能和情感态度价值观方面均取得明显进步。
二、教学内容本课程教学内容主要包括以下几部分：1. 数字加法器原理回顾：介绍加法器的基本原理，重点讲解4位全加器的工作流程和关键特性。
- 教材章节：数字电路基础，第3章第2节。
2. Verilog硬件描述语言基础：复习Verilog的基本语法，强调模块化编程方法。
- 教材章节：硬件描述语言Verilog，第4章。
3. 4位全加器的Verilog设计：- 设计原理：讲解4位全加器的设计思路和实现方法。
- 代码编写：引导学生编写4位全加器的Verilog代码，并进行模块化设计。
- 教材章节：数字电路设计，第5章第3节。
4. 功能仿真与调试：- 介绍仿真工具和仿真方法，指导学生进行4位全加器的功能仿真。
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四位全加器的VHDL实现
通信0704 王学申0120703490117
一、设计要求：
采用QuartusII或Max+PlusII集成开发环境，利用VHDL硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。
二、设计分析
加法器是数字系统中的基本逻辑器件。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）.
三、加法器的分类
（一）半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。
图1为半加器的方框图。
图2为半加器原理图。
其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。
图1 半加器
图2 半加器原理图
根据二进制数相加的原则，得到半加器的真值表如表1所列。
信号输入信号输出
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
表1 半加器的真值表
由真值表可分别写出和数S，进位数C的逻辑函数表达式为：
（1） C=AB （2）
由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用一个与门实现。
仿真结果如图3所示：
图3 半加器仿真图
（二）全加器
除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图4为全加器的方框图。
图5全加器原理图。
被加数A i、加数B i从低位向本位进位C i-1作为电路的输入，全加和S i与向高位的进位C i作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表2中所列。
信号输入端信号输出端
A i
B i
C i S i C i
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
表2 全加器逻辑功能真值表
图4 全加器方框图
图5 全加器原理图
其仿真结果如图6所示：
图6 全加器仿真图
多位全加器连接可以是逐位进位，也可以是超前进位。
逐位进位也称串行进位，其逻辑电路简单，但速度也较低。
五、加法器的VHDL实现
5.1实验步骤
(1)建立新工程项目：
打开Quartus II软件，进入集成开发环境，点击File→New projectwizard建立一个工程项目adder。
图7 项目的建立
建立文本编辑文件：
点击File→New在该项目下新建VHDL源程序文件adder.v
并且输入源程序。
编译工程项目：
在Quartus II主页面下，选择Processing—Start Compilation或点击工具
栏上的按钮启动编译，直到出现“Full Compilation Report”对话框，点击OK 即可。
图8 编译成功
相应的VHDL程序如下所示：
（一）半加器
VHDL语言描述语句为：
so<=a xor b；
co<=a and b
程序设计:
library ieee;
use ieee.std_logic_1164.all;
entity h_adder is
port (a,b:in std_logic;
so,co:out std_logic); ――定义输入、输出端口
end h_adder;
architecture bh of h_adder is
begin
so<=a xor b; ――“异或”运算
co<=a and b; ――“与”运算
end bh;
（二）全加器
1位全加器可由两个半加器组成，在半加器的基础上，采用元件调用和例化语句，将件连接起来，而实现全加器的VHDL编程和整体功能。
全加器包含了两个半加器和一个或门。
在此基础上可设计出四位全加器。
六、四位全加器
1、原理图设计
如图9所示，四位全加器是由半加器和一位全加器组建而成：
图9 四位全加器原理图
下图为四位全加器的时序仿真图：
图10 时序图
四位全加器程序代码如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity add4 is
port(cin:in std_logic;
a,b:in std_logic_vector(3 downto 0);
s:out std_logic_vector(3 downto 0);
cout:out std_logic);
end add4;
architecture beh of add4 is
signal sint:std_logic_vector(4 downto 0);
signal aa,bb:std_logic_vector(4 downto 0);
begin
aa<='0' & a(3 downto 0); --4位加数矢量扩为5位，提供进位空间
bb<='0' & b(3 downto 0);
sint<=aa+bb+cin;
s(3 downto 0)<=sint(3 downto 0);
cout<=sint(4);
end beh;
七、小结
通过设计4位全加器，熟练了原理图输入方法，学会使用VHDL语言输入方法，也能较灵活地使用QuartusII软件。
由时序图可以看出实现了4位全加器的功能，VHDL的程序设计是正确的，实验是成功的。